JPH06140420A - Manufacture of semiconductor device - Google Patents
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- JPH06140420A JPH06140420A JP4290197A JP29019792A JPH06140420A JP H06140420 A JPH06140420 A JP H06140420A JP 4290197 A JP4290197 A JP 4290197A JP 29019792 A JP29019792 A JP 29019792A JP H06140420 A JPH06140420 A JP H06140420A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方
法、特にＭＯＳトランジスタのソースまたはドレインに
直接コンタクトするゲート電極の形成方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a gate electrode that directly contacts the source or drain of a MOS transistor.
【０００２】[0002]
【従来の技術】スタティック型ＲＡＭ（ＳＲＡＭ）等の
半導体装置においては、集積密度を向上するため、ＭＯ
Ｓトランジスタのソースまたはドレインと他のＭＯＳト
ランジスタから延在されたゲート電極とをＡｌ配線を介
在せずに直接コンタクトする製造方法が採られている。2. Description of the Related Art In a semiconductor device such as a static RAM (SRAM), an MO memory is used to improve the integration density.
A manufacturing method is adopted in which the source or drain of the S transistor and the gate electrode extended from another MOS transistor are directly contacted without interposing an Al wiring.
【０００３】図８乃至図１３に従来の半導体装置の製造
方法を示す。まず図８に示す如く、Ｐ型のＳｉ基板
（１）上にＬＯＣＯＳ酸化膜（２）、ゲート酸化膜
（３）を形成する。次に図９に示す如く、エッチング孔
（４）を有するレジスト膜（５）を形成し、このエッチ
ング孔（４）を介してＨＦ系溶液を用いてゲート酸化膜
（３）を選択的にエッチングして基板（１）の表面を露
出する。8 to 13 show a conventional method of manufacturing a semiconductor device. First, as shown in FIG. 8, a LOCOS oxide film (2) and a gate oxide film (3) are formed on a P-type Si substrate (1). Next, as shown in FIG. 9, a resist film (5) having an etching hole (4) is formed, and the gate oxide film (3) is selectively etched through the etching hole (4) using an HF-based solution. Then, the surface of the substrate (1) is exposed.
【０００４】次に図１０に示す如く、レジスト膜（５）
を除去した後減圧ＣＶＤ法によってポリシリコン膜
（６）をＳｉ基板（１）上の全面に堆積し、リンをポリ
シリコン膜（６）に拡散してこれを低抵抗化し、且つポ
リシリコン膜（６）に含まれたリンをさらに基板（１）
の内部に拡散することによりＮ+層（７）を形成する。
次に図１１に示す如く、ポリシリコン膜（６）上にエッ
チング孔（８）を有するレジスト膜（９）を形成し、エ
ッチング孔（８）を介してドライエッチング法によって
ポリシリコン膜（６）をエッチングし、ゲート電極（１
０ａ）（１０ｂ）を形成すると、ポリシリコン膜（６）
とＳｉ基板（１）とのエッチング選択比がとれないため
にゲート電極（１０ｂ）の端のＳｉ基板（１）が削られ
て溝（１１）ができる場合がある。Next, as shown in FIG. 10, a resist film (5)
After removing the silicon, a polysilicon film (6) is deposited on the entire surface of the Si substrate (1) by a low pressure CVD method, phosphorus is diffused into the polysilicon film (6) to reduce the resistance, and the polysilicon film (6 Substrate (1) further containing phosphorus contained in 6)
To form an N + layer (7).
Next, as shown in FIG. 11, a resist film (9) having an etching hole (8) is formed on the polysilicon film (6), and the polysilicon film (6) is dry-etched through the etching hole (8). The gate electrode (1
0a) and (10b) are formed, a polysilicon film (6) is formed.
In some cases, since the etching selection ratio between the Si substrate (1) and the Si substrate (1) cannot be obtained, the Si substrate (1) at the end of the gate electrode (10b) may be cut to form the groove (11).
【０００５】この後は、図１２に示す如くゲート電極
（１０ａ）（１０ｂ）をマスクとしてヒ素等のＮ型不純
物をＳｉ基板（１）中にイオン注入してソース・ドレイ
ン 拡散層（１２）（１３）を形成するのであるが、Ｎ+
層（７）とドレイン拡散層（１３）とは本来これにより
接続されるべきであるのに、Ｓｉ基板（１）が削られて
溝（１１）ができるために断線の原因となる。その一
方、Ｓｉ基板（１）の削れを少なくしようとしてエッチ
ング量を減らすとポリシリコン膜（６）の残りが発生
し、ゲート電極（１０ａ）（１０ｂ）間のショートの原
因となる。Thereafter, as shown in FIG. 12, N-type impurities such as arsenic are ion-implanted into the Si substrate (1) using the gate electrodes (10a) (10b) as a mask to form the source / drain diffusion layers (12) ( 13) to form N +
Although the layer (7) and the drain diffusion layer (13) should originally be connected by this, the Si substrate (1) is scraped to form the groove (11), which causes a disconnection. On the other hand, if the etching amount is reduced to reduce the abrasion of the Si substrate (1), the remaining polysilicon film (6) is generated, which causes a short circuit between the gate electrodes (10a) and (10b).
【０００６】また、図１３に示す如くマスクずれ等によ
ってゲート電極（１０ｂ）の端がゲート酸化膜（３）上
に位置する場合には、Ｓｉ基板（１）が削られるという
問題はないのであるが、ゲート酸化膜（３）によってリ
ンの拡散が阻止される等により、Ｎ+層（７）とドレイ
ン拡散層（１３）とが接続されない場合がある。Further, as shown in FIG. 13, when the edge of the gate electrode (10b) is located on the gate oxide film (3) due to mask shift or the like, there is no problem that the Si substrate (1) is scraped. However, the N + layer (7) and the drain diffusion layer (13) may not be connected to each other because the gate oxide film (3) blocks the diffusion of phosphorus.
【０００７】[0007]
【発明が解決しようとする課題】このように、従来の半
導体装置の製造方法にあっては、ゲート電極加工時のエ
ッチング余裕度が小さく、マスクずれに対する余裕度も
小さいために断線やショートが発生しやすいという問題
点を有していた。As described above, in the conventional method for manufacturing a semiconductor device, the etching margin at the time of processing the gate electrode is small, and the margin for the mask displacement is also small, so that a disconnection or a short circuit occurs. It had a problem that it was easy to do.
【０００８】[0008]
【課題を解決するための手段】本発明は上記の問題点に
鑑みてなされたものであり、ポリシリコン膜（１７）を
Ｓｉ基板（１１）の表面に設けた溝（１６）に埋め込ん
だ後に該ポリシリコン膜（１７）を選択的にエッチング
してゲート電極（２１ａ）（２１ｂ）を形成することに
より、エッチング余裕度およびマスクずれに対する余裕
度を大幅に向上した半導体装置の製造方法を提供するも
のである。The present invention has been made in view of the above-mentioned problems, and after the polysilicon film (17) is embedded in the groove (16) provided on the surface of the Si substrate (11). Provided is a method for manufacturing a semiconductor device in which the polysilicon film (17) is selectively etched to form gate electrodes (21a) (21b), thereby significantly improving the etching margin and the margin for mask displacement. It is a thing.
【０００９】[0009]
【作用】本発明によれば、ポリシリコン膜（１７）をＳ
ｉ基板（１１）の表面に設けた溝（１６）に埋め込んで
いるので、この部分のポリシリコン膜（１７）が厚く堆
積されており、ポリシリコン膜（１７）の残りが発生に
ないように十分なオーバーエッチを行っても従来のよう
にＳｉ基板（１１）が削られるおそれがない。According to the present invention, the polysilicon film (17) is replaced with S.
Since it is buried in the groove (16) provided on the surface of the i substrate (11), the polysilicon film (17) in this portion is thickly deposited, and the remaining polysilicon film (17) is prevented from occurring. Even if sufficient over-etching is performed, there is no possibility that the Si substrate (11) is scraped as in the conventional case.
【００１０】また、ゲート電極（２１ｂ）とドレイン
（２３）との接続を介在するＮ+層（１８）の拡散源と
なるのは溝（１６）内に埋め込まれたポリシリコン膜
（１７）の部分であり、溝（１６）の側面から拡散が起
こることにより、Ｎ+層（１８）は従来よりも右方向に
拡がっている。よって、ゲート電極（２１ｂ）が右にず
れた場合でもその拡がった分だけマスクずれに対する余
裕度が大きくなっている。The diffusion source of the N + layer (18) interposing the connection between the gate electrode (21b) and the drain (23) is the polysilicon film (17) embedded in the groove (16). This is a portion, and diffusion occurs from the side surface of the groove (16), so that the N + layer (18) spreads rightward more than in the conventional case. Therefore, even if the gate electrode (21b) is displaced to the right, the margin for mask displacement is increased by the extent of the expansion.
【００１１】[0011]
【実施例】次に本発明の一実施例を図１乃至図７を参照
して詳細に説明する。まず図１に示す如く、Ｐ型のＳｉ
基板（１１）上に選択酸化法によって約７０００Åの膜
厚を有するＬＯＣＯＳ酸化膜（１２）を形成し、熱酸化
法によって約３００Åの膜厚を有するゲート酸化膜（１
３）を形成する。なお、Ｐ型のＳｉ基板（１１）に代え
てＮ型Ｓｉ基板を用い、該Ｎ型Ｓｉ基板上にＰ型のウエ
ル層を形成した後に上記の工程を施してもよい。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described in detail with reference to FIGS. First, as shown in FIG. 1, P-type Si
A LOCOS oxide film (12) having a thickness of about 7,000Å is formed on a substrate (11) by a selective oxidation method, and a gate oxide film (1 having a thickness of about 300Å is formed by a thermal oxidation method.
3) is formed. The N-type Si substrate may be used in place of the P-type Si substrate (11), and the above steps may be performed after forming the P-type well layer on the N-type Si substrate.
【００１２】次に図２に示す如く、エッチング孔（１
４）を有するレジスト膜（１５）を形成し、このエッチ
ング孔（１４）を介してエッチングを行うことにより、
Ｓｉ基板（１１）の表面に溝（１６）を形成する。本工
程は本発明の最も特徴とする工程である。ここに、エッ
チング孔（１４）を有するレジスト膜（１５）は、レジ
スト膜（１５）をＳｉ基板（１１）上の全面に塗布した
後にホトリソグラフィ−工程を施すことによって形成さ
れる。また、Ｓｉ基板（１１）の表面の溝（１６）は、
エッチング孔（１４）を介してまずゲート酸化膜（１
３）をＨＦ系溶液を用いたウエットエッチか若しくはＣ
ＨＦ3ガスまたはＣＦ4とＯ2の混合ガスを用いたドライ
エッチによって除去し、その後異方性エッチングによっ
てＳｉ基板（１１）を０．２μｍ〜０．３μｍだけ削る
ことによって形成される。異方性エッチングを使用して
いるのは、もし等方性エッチングを使用するとサイドエ
ッチのためにゲート酸化膜（１３）の下のＳｉ基板（１
１）が刳ぐられてひさしとなり、後にポリシリコン膜を
溝（１６）内に完全に充填できなくなるためである。そ
こで、サイドエッチのない異方性エッチングを採用した
のである。この異方性エッチングの条件は、たとえばＳ
Ｆ6、Ｏ2、Ｃｌ2との混合ガスを用い、パワーを約２０
０Ｗとしている。なお、異方性エッチングによるＳｉ基
板（１１）へのダメージを除去するために、異方性エッ
チングの最後の段階でエッチングのパワーを約８０Ｗに
落とし、ＮＦ3ガスを使用したライトエッチを施すとよ
い。Next, as shown in FIG. 2, etching holes (1
By forming a resist film (15) having 4) and performing etching through this etching hole (14),
Grooves (16) are formed on the surface of the Si substrate (11). This step is the most characteristic step of the present invention. Here, the resist film (15) having the etching holes (14) is formed by applying the resist film (15) on the entire surface of the Si substrate (11) and then performing a photolithography process. Further, the groove (16) on the surface of the Si substrate (11) is
First, the gate oxide film (1
3) is wet etching using HF solution or C
It is formed by dry etching using a HF 3 gas or a mixed gas of CF 4 and O 2 , and then shaving the Si substrate (11) by 0.2 μm to 0.3 μm by anisotropic etching. The anisotropic etching is used because if the isotropic etching is used, the Si substrate (1) under the gate oxide film (13) is side-etched due to side etching.
This is because 1) is hollowed out to form an eaves, and the polysilicon film cannot be completely filled in the groove (16) later. Therefore, we adopted anisotropic etching without side etching. The condition of this anisotropic etching is, for example, S
Using a mixed gas of F 6 , O 2 and Cl 2 , the power is about 20.
It is set to 0W. In order to remove the damage to the Si substrate (11) due to the anisotropic etching, the etching power is reduced to about 80 W at the final stage of the anisotropic etching, and the light etching using NF 3 gas is performed. Good.
【００１３】次に図３に示す如く、レジスト膜（１５）
を除去した後に減圧ＣＶＤ法により溝（１６）内を含む
Ｓｉ基板（１１）上の全面に３０００Å〜４０００Åの
膜厚を有するポリシリコン膜（１７）を堆積し、９００
℃〜９５０℃でリンをポリシリコン膜（１７）中に拡散
してこれを低抵抗にする。そして、さらに熱拡散を続け
ることにより、溝（１６）内に埋め込まれたポリシリコ
ン膜（１７）からＳｉ基板（１１）中にリンを熱拡散し
て溝（１６）の回りに０．２μｍ〜０．３μｍの厚さを
有するＮ+層（１８）を形成する。ここに、ポリシリコ
ン膜（１７）は、ゲート電極材料膜の一例であって、こ
れに代えてポリシリコン膜上に高融点金属シリサイド膜
を積層した積層膜を形成しても構わない。高融点金属シ
リサイド膜としては、タングステンシリサイド膜、モリ
ブデンシリサイド膜、チタンシリサイド膜等が利用でき
る。Next, as shown in FIG. 3, a resist film (15)
Then, a polysilicon film (17) having a film thickness of 3000Å to 4000Å is deposited on the entire surface of the Si substrate (11) including the inside of the groove (16) by a low pressure CVD method.
C. to 950.degree. C., phosphorus is diffused into the polysilicon film (17) to make it low resistance. Then, by continuing thermal diffusion further, phosphorus is thermally diffused from the polysilicon film (17) embedded in the groove (16) into the Si substrate (11), and 0.2 μm or more around the groove (16). An N + layer (18) having a thickness of 0.3 μm is formed. Here, the polysilicon film (17) is an example of the gate electrode material film, and instead of this, a laminated film in which a refractory metal silicide film is laminated on the polysilicon film may be formed. A tungsten silicide film, a molybdenum silicide film, a titanium silicide film, or the like can be used as the refractory metal silicide film.
【００１４】次に図４に示す如く、ポリシリコン膜（１
７）上にエッチング孔（１９）を有するレジスト膜（２
０）を形成し、エッチング孔（１９）を介してドライエ
ッチング法によってポリシリコン膜（１７）をエッチン
グし、ゲート電極（２１ａ）（２１ｂ）を形成する。本
工程におけるドライエッチングのガスとしては、たとえ
ばＳＦ6、Ｏ2、Ｃｌ2の混合ガスを使用することができ
る。ここで、ゲート電極（２１ｂ）は、図示しない他の
ＭＯＳトランジスタのゲート電極であって、配線として
延在されたものである。Next, as shown in FIG. 4, a polysilicon film (1
7) A resist film (2) having an etching hole (19) on it
0) is formed, and the polysilicon film (17) is etched through the etching hole (19) by a dry etching method to form gate electrodes (21a) (21b). As the dry etching gas in this step, for example, a mixed gas of SF 6 , O 2 and Cl 2 can be used. Here, the gate electrode (21b) is a gate electrode of another MOS transistor (not shown) and is extended as a wiring.
【００１５】次に図５に示す如く、レジスト膜（２０）
を除去した後ゲート電極（２１ａ）（２１ｂ）をマスク
としてヒ素イオン（75Ａs+）をＳｉ基板（１１）中にイ
オン注入し、Ｎ型のソース・ドレイン拡散層（２２）
（２３）を形成する。このようにして、Ｎ+層（１８）
を介在して他のＭＯＳトランジスタのゲート電極（２１
ｂ）とＭＯＳトランジスタのドレイン拡散層（２３）と
がＡｌ配線等を介せずに直接コンタクトされるのである
が、本発明では溝（１６）内にポリシリコン膜（１７）
を埋め込んでいるので、ゲート電極（２１ｂ）のエッチ
ングの余裕度とマスクずれに対する余裕度を大きくなっ
ているのである。なお、上記の説明では便宜上ゲート電
極（２１ｂ）とドレイン拡散層（２３）とを接続してい
るが、ソース拡散層（２２）に他のゲート電極を接続で
きることは言うまでもない。Next, as shown in FIG. 5, a resist film (20)
After removing the arsenic, arsenic ions ( 75 As + ) are ion-implanted into the Si substrate (11) using the gate electrodes (21a) and (21b) as masks, and the N-type source / drain diffusion layer (22)
(23) is formed. Thus, the N + layer (18)
The gate electrode (21
Although b) and the drain diffusion layer (23) of the MOS transistor are directly contacted with each other without interposing an Al wiring or the like, in the present invention, the polysilicon film (17) is formed in the groove (16).
Since it is embedded, the margin for etching the gate electrode (21b) and the margin for mask displacement are increased. Although the gate electrode (21b) is connected to the drain diffusion layer (23) for convenience in the above description, it goes without saying that another gate electrode can be connected to the source diffusion layer (22).
【００１６】次に本発明の効果を図面を参照して検討し
てみよう。図６に示す如く、ゲート電極（２１ｂ）のマ
スク合わせの位置が図５に比べて左にずれた場合でも、
溝（１６）内のポリシリコン膜（１７）の膜厚は、ゲー
ト酸化膜（１３）上に比べておよそ溝の深さだけ厚く堆
積されているので、その分エッチングの余裕度が増すの
である。したがって、ポリシリコン残りが発生しないよ
うにオーバーエッチをしても従来のようにＳｉ基板（１
１）が削れるおそれがなくなる。Next, the effect of the present invention will be examined with reference to the drawings. As shown in FIG. 6, even when the mask alignment position of the gate electrode (21b) is shifted to the left as compared with FIG.
Since the polysilicon film (17) in the groove (16) is deposited thicker than the gate oxide film (13) by the depth of the groove, the etching margin is increased accordingly. . Therefore, even if over-etching is performed to prevent the remaining polysilicon, Si substrate (1
1) There is no risk of scraping.
【００１７】次にゲート電極（２１ｂ）のマスク合わせ
の位置が図５に比べて右にずれた場合はどうであろう
か。図７を参照して説明すると、この場合Ｎ+層（１
８）はポリシリコン膜（１７）からリンが拡散されるこ
とによって形成されるのは従来例と同様なのであるが、
本発明では拡散源となるのは溝（１６）内に埋め込まれ
たポリシリコン膜（１７）の部分であり、溝（１６）の
側面から拡散が起こることにより、Ｎ+層（１８）を従
来よりも右方向に拡がっている。よって、従来よりもマ
スクずれに対する余裕度が大きくなっているのである。Next, what if the position of mask alignment of the gate electrode (21b) is shifted to the right as compared with FIG. Referring to FIG. 7, in this case, the N + layer (1
Although 8) is formed by diffusing phosphorus from the polysilicon film (17) as in the conventional example,
In the present invention, the diffusion source is a portion of the polysilicon film (17) embedded in the groove (16), and diffusion occurs from the side surface of the groove (16), so that the N + layer (18) is conventionally formed. It spreads to the right more than. Therefore, the margin for mask displacement is larger than in the conventional case.
【００１８】[0018]
【発明の効果】以上説明したように、本発明によれば、
ポリシリコン膜（１７）をＳｉ基板（１１）の表面に設
けた溝（１６）に埋め込んだ後に該ポリシリコン膜（１
７）を選択的にエッチングしてゲート電極（２１ａ）
（２１ｂ）を形成しているので、エッチング余裕度およ
びマスクずれに対する余裕度を大幅に向上することがで
きる。これにより、他のＭＯＳトランジスタのゲート電
極（２１ｂ）とＭＯＳトランジスタのドレイン（２３）
とを確実に接続できるので、断線やショートの発生を防
止しながら半導体装置の高密度化を実現することができ
る。As described above, according to the present invention,
After the polysilicon film (17) is embedded in the groove (16) provided on the surface of the Si substrate (11), the polysilicon film (1)
7) Selectively etching the gate electrode (21a)
Since (21b) is formed, the etching allowance and the allowance for the mask displacement can be greatly improved. As a result, the gate electrode (21b) of the other MOS transistor and the drain (23) of the MOS transistor
Since it is possible to reliably connect to and, it is possible to realize high density of the semiconductor device while preventing the occurrence of disconnection and short circuit.
【図１】本発明の実施例に係る半導体装置の製造方法を
示す第１の断面図である。FIG. 1 is a first cross-sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the invention.
【図２】本発明の実施例に係る半導体装置の製造方法を
示す第２の断面図である。FIG. 2 is a second cross-sectional view showing the method of manufacturing the semiconductor device according to the embodiment of the invention.
【図３】本発明の実施例に係る半導体装置の製造方法を
示す第３の断面図である。FIG. 3 is a third cross-sectional view showing the method of manufacturing the semiconductor device according to the embodiment of the invention.
【図４】本発明の実施例に係る半導体装置の製造方法を
示す第４の断面図である。FIG. 4 is a fourth cross-sectional view showing the method for manufacturing the semiconductor device according to the embodiment of the invention.
【図５】本発明の実施例に係る半導体装置の製造方法を
示す第５の断面図である。FIG. 5 is a fifth cross-sectional view showing the method of manufacturing the semiconductor device according to the embodiment of the invention.
【図６】本発明の実施例に係る半導体装置の製造方法を
示す第６の断面図である。FIG. 6 is a sixth cross-sectional view showing the method of manufacturing the semiconductor device according to the embodiment of the invention.
【図７】本発明の実施例に係る半導体装置の製造方法を
示す第７の断面図である。FIG. 7 is a seventh cross-sectional view showing the method of manufacturing the semiconductor device according to the embodiment of the invention.
【図８】従来例に係る半導体装置の製造方法を示す第１
の断面図である。FIG. 8 is a first diagram showing a method of manufacturing a semiconductor device according to a conventional example.
FIG.
【図９】従来例に係る半導体装置の製造方法を示す第２
の断面図である。FIG. 9 is a second view showing a method for manufacturing a semiconductor device according to a conventional example.
FIG.
【図１０】従来例に係る半導体装置の製造方法を示す第
３の断面図である。FIG. 10 is a third cross-sectional view showing the method of manufacturing the semiconductor device according to the conventional example.
【図１１】従来例に係る半導体装置の製造方法を示す第
４の断面図である。FIG. 11 is a fourth cross-sectional view showing the method of manufacturing the semiconductor device according to the conventional example.
【図１２】従来例に係る半導体装置の製造方法を示す第
５の断面図である。FIG. 12 is a fifth cross-sectional view showing the method of manufacturing the semiconductor device according to the conventional example.
【図１３】従来例に係る半導体装置の製造方法を示す第
６の断面図である。FIG. 13 is a sixth cross-sectional view showing the method of manufacturing the semiconductor device according to the conventional example.
Claims (3)
ト絶縁膜（１３）を形成した後に基板（１１）の表面に
選択的に溝（１６）を形成する工程と、 溝（１６）内を含む基板（１１）の全面にゲート電極材
料膜（１７）を堆積する工程と、 ゲート電極材料膜（１７）に逆導電型の不純物を拡散す
る工程と、 溝（１６）内に埋め込まれたゲート電極材料膜（１７）
から基板中に該不純物を拡散することにより逆導電型の
半導体層（１８）を形成する工程と、 ゲート電極材料膜（１７）を選択的にエッチングするこ
とによりゲート電極（２１ａ）（２１ｂ）を形成する工
程と、 ゲート電極（２１ａ）（２１ｂ）をマスクとして逆導電
型の不純物を基板（１１）中にイオン注入することによ
り逆導電型のソース・ドレイン拡散層（２２）（２３）
を形成するとともに半導体層（１８）を介してゲート電
極（２１ｂ）とドレイン拡散層（２３）とを接続する工
程とを有することを特徴とする半導体装置の製造方法。1. A step of selectively forming a groove (16) on a surface of a substrate (11) after forming a gate insulating film (13) on a semiconductor substrate (11) of one conductivity type, and the groove (16). A step of depositing a gate electrode material film (17) on the entire surface of the substrate (11) including the inside, a step of diffusing an impurity of opposite conductivity type into the gate electrode material film (17), and a step of filling the groove (16) Gate electrode material film (17)
A step of forming a semiconductor layer (18) of opposite conductivity type by diffusing the impurities into the substrate from the substrate, and selectively etching the gate electrode material film (17) to form the gate electrodes (21a) (21b). Step of forming and diffusion of opposite conductivity type source / drain diffusion layers (22) (23) by implanting impurities of opposite conductivity type into the substrate (11) using the gate electrodes (21a) (21b) as masks
And a step of connecting the gate electrode (21b) and the drain diffusion layer (23) via the semiconductor layer (18).
コン膜であることを特徴とする請求項１記載の半導体装
置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the gate electrode material film (17) is a polysilicon film.
コン膜上に高融点金属シリサイド膜を積層してなること
を特徴とする請求項１記載の半導体装置の製造方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein the gate electrode material film (17) is formed by laminating a refractory metal silicide film on a polysilicon film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4290197A JPH06140420A (en) | 1992-10-28 | 1992-10-28 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4290197A JPH06140420A (en) | 1992-10-28 | 1992-10-28 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140420A true JPH06140420A (en) | 1994-05-20 |
Family
ID=17753016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4290197A Pending JPH06140420A (en) | 1992-10-28 | 1992-10-28 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140420A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3606519A1 (en) * | 1986-02-28 | 1987-09-03 | Franc Munda | Rotary internal combustion engine |
| KR20010002670A (en) * | 1999-06-16 | 2001-01-15 | 김영환 | Method for Manufacturing Semiconductor Device the same |
-
1992
- 1992-10-28 JP JP4290197A patent/JPH06140420A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3606519A1 (en) * | 1986-02-28 | 1987-09-03 | Franc Munda | Rotary internal combustion engine |
| KR20010002670A (en) * | 1999-06-16 | 2001-01-15 | 김영환 | Method for Manufacturing Semiconductor Device the same |
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