JPH0612793A

JPH0612793A - Automatic equalizer

Info

Publication number: JPH0612793A
Application number: JP4115591A
Authority: JP
Inventors: Tetsushi Itoi; 哲史糸井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-05-08
Filing date: 1992-05-08
Publication date: 1994-01-21
Anticipated expiration: 2014-08-16
Also published as: JP2935309B2

Abstract

PURPOSE:To eliminate distortion and to decide a correct code for an NRZ code, a run length limited code receiving the linear distortion and the non-linear distortion of a waveform. CONSTITUTION:By a subtraction square circuit 1, a difference between input data D0 and estimated input data D1 is squared and a branchmetric D2 is calculated. By an addition comparison selection circuit 2, a pathmetric D3 is calculated from the branchmetric. By a path memory circuit 3, all paths remained are traced back to the past and decided as a final remaining path. When the remaining path is not converged to one, the path having a minimum pathmetric is decided as the final remaining path within the range of a path memory length. By a decision feedback equalizer circuit 5, the estimated input data is generated from postcursor and precursor and stored in a D-flip-flop. By an address control circuit 4, the D-flip-flop storing the estimated input data is selected. By a delay circuit 6, input data is delayed while correct data is being judged.

Description

Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はディジタル信号の記録再
生装置等に適用する自動等化器に関し、特にディジタル
２値信号が雑音あるいは符号間干渉等により受けた歪を
除去して正しい符号を判定する自動等化器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an automatic equalizer applied to a digital signal recording / reproducing apparatus or the like, and more particularly, it corrects a correct code by removing distortion received by a digital binary signal due to noise or intersymbol interference. Automatic equalizer.

【０００２】[0002]

【従来の技術】ディジタルＶＴＲ装置やディジタル光デ
ィスク記録装置等では、ディジタルデータを再生しと
き、ディジタル２値信号が雑音あるいは符号間干渉等に
よって歪を受けて符号に誤りが生じる場合がある。2. Description of the Related Art In a digital VTR device, a digital optical disk recording device or the like, when reproducing digital data, a digital binary signal may be distorted due to noise or intersymbol interference to cause an error in the code.

【０００３】一般に、周期ＴのＮＲＺ符号「…，０，
０，１，０，０，…」を再生した場合、周波数特性、振
幅特性、位相特性が適当であれば、最大振幅となる符号
「１」のパルス時点を中心とした前後において、周期Ｔ
で時間軸を上下に横切って小振幅で振動する再生波形と
なる。従って、再生ディジタルデータとして「…，０，
０，１，０，０，…」が得られる。しかし、周波数特
性、振幅特性、位相特性が不適当であれば、符号「１」
のパルス時点を中心とした周期Ｔの点の振幅が０とはな
らず、このため符号間干渉等が生じて符号誤りが発生す
る。Generally, an NRZ code having a period T of "..., 0,
, 0, 1, 0, 0, ... ”, if the frequency characteristic, the amplitude characteristic, and the phase characteristic are appropriate, the period T before and after the pulse time point of the code“ 1 ”having the maximum amplitude is centered.
It becomes a reproduced waveform that vibrates with a small amplitude across the time axis vertically. Therefore, as reproduction digital data, "..., 0,
"0,1,0,0, ..." is obtained. However, if the frequency characteristic, amplitude characteristic, and phase characteristic are inappropriate, the code "1"
The amplitude of the point of the period T centering on the pulse time of is not 0, and therefore intersymbol interference or the like occurs and a code error occurs.

【０００４】ここで、最大振幅となる符号「１」のパル
ス時点を中心として前半の符号をプリカーサと称し、後
半の符号をポストカーサと称する。Here, the code in the first half is called a precursor and the code in the latter half is called a postcursor with the pulse time point of the code "1" having the maximum amplitude as the center.

【０００５】従来、このような符号誤りを除去する方式
としては、一般に、積分等化＋ビット判定という方式が
使われている。この方式は、孤立再生波形に対して出力
信号を「…，０，０，１，０，０，…」とする積分等化
処理を行った後、再生出力信号のレベルをスレッシュホ
ールドレベルと比較して「０」，「１」の判定を行う方
式であり、論理が単純で回路が比較的簡単であるという
利点を有している。Conventionally, a method called integral equalization + bit decision is generally used as a method for removing such code errors. In this method, the level of the reproduction output signal is compared with the threshold level after performing an integral equalization process on the isolated reproduction waveform so that the output signal is "..., 0,0,1,0,0, ...". This is a method of determining “0” or “1” and has the advantage that the logic is simple and the circuit is relatively simple.

【０００６】また、一部のディジタル光ディスク装置で
は、パーシャルレスポンス（１，１）検出＋ビタビ復号
という方式が使われている。パーシャルレスポンス
（１，１）検出は、再生信号の符号間相関を利用してデ
ータを検出する方式であり、孤立再生波形に対して出力
信号を「…，０，０，１，１，０，０，…」とする等化
処理を行った後、３値でレベルを検出する方式である。
パーシャルレスポンス（１，１）検出後は、ビタビ復号
を行う。Further, some digital optical disk apparatuses use a system of partial response (1,1) detection + Viterbi decoding. The partial response (1,1) detection is a method of detecting data by utilizing the inter-code correlation of the reproduction signal, and outputs the output signal “..., 0, 0, 1, 1, 0, for the isolated reproduction waveform. This is a method of detecting a level with three values after performing an equalization process of "0 ...".
Viterbi decoding is performed after the partial response (1, 1) is detected.

【０００７】ビタビ復号は、再生の状態をＳ０、Ｓ１の
２状態とし、Ｓ１で「０」が入力した時はＳ０へ推移し
て出力データを「１」とし、また、Ｓ１で「１」が入力
した時はＳ１へ推移して出力データを「０」とし、ま
た、Ｓ０で「０」が入力した時はＳ１へ推移して出力デ
ータを「１」とし、更に、Ｓ０で「１」が入力した時は
Ｓ０へ推移して出力データを「０」とする。この状態推
移のルールに違反する入力があった時は、その違反の状
態を検出して最も確からしい状態を判定することにより
符号誤りを除去する方式である。前者の方式に比べてビ
ットエラー訂正によるエラーレートの改善ができるとい
う利点を有している。In Viterbi decoding, the reproduction state is set to two states, S0 and S1, and when "0" is input in S1, the output data is changed to S0 and "1" is set in S1. When input, it goes to S1 and the output data is "0". When S0 is "0", it goes to S1 and the output data is "1", and when S0 is "1". When input, the process proceeds to S0 and the output data is set to "0". When there is an input that violates this state transition rule, the code error is removed by detecting the state of the violation and determining the most probable state. It has an advantage over the former method that the error rate can be improved by bit error correction.

【０００８】[0008]

【発明が解決しようとする課題】上述したような積分等
化＋ビット判定方式、およびパーシャルレスポンス
（１，１）検出＋ビタビ復号方式では、波形の直線歪に
対して大きな効果を示すが、非直線歪による不特定な波
形歪に対しては効果が少ない。またＶＴＲ装置や光ディ
スク装置において、長時間の使用によって、あるいは調
整ずれ等によって記録電流が変化した場合、最適等化ポ
イントがずれてエラーレートが極端に悪化するという問
題点がある。The above-described integral equalization + bit determination method and partial response (1,1) detection + Viterbi decoding method have a great effect on the linear distortion of the waveform, but they are not effective. It has little effect on unspecified waveform distortion due to linear distortion. Further, in the VTR device or the optical disc device, when the recording current changes due to long-term use or due to adjustment deviation, there is a problem that the optimum equalization point is shifted and the error rate is extremely deteriorated.

【０００９】本発明の目的は、波形の直線歪のみならず
非直線歪に対しても、雑音や符号間干渉等による歪を除
去して正しい符号を判定でき、また、記録再生特性の時
間変化に対して高速に追従することができる自動等化器
を提供することにある。It is an object of the present invention to correct not only linear distortion of a waveform but also non-linear distortion by removing distortion due to noise, intersymbol interference, etc., and determining a correct code with time. It is an object of the present invention to provide an automatic equalizer capable of following the above at high speed.

【００１０】[0010]

【課題を解決するための手段】第１の発明の自動等化器
は、雑音、符号間干渉等により歪を受けたディジタル２
値信号のｍ（ｍは２以上の整数）ビットのプリカーサお
よびｎ（ｎは２以上の整数）ビットのポストカーサの歪
を除去して正しい符号を判定する自動等化器において、
入力データと推定入力データとの差を算出し二乗してブ
ランチメトリックを演算する減算二乗回路と、前記ブラ
ンチメトリックからパスメトリックを演算して生き残り
パスを決定し生き残りパス情報を生成する加算比較選択
回路と、前記生き残りパス情報を記憶し、最も確からし
い生き残りパスを判定して生き残り状態情報として送出
するパスメモリ回路と、前記生き残りパス情報および前
記生き残り状態情報を受けて現入力データの１クロック
および２クロック前のポストカーサ成分を生成し、また
推定した入力データのポストカーサ成分およびプリカー
サ成分を生成して制御データとして送出するアドレス制
御回路と、前記入力データに所定の遅延を与える遅延回
路と、前記遅延回路によって遅延を受けた入力データを
記憶するフリップフロップ回路を有し、前記アドレス制
御回路からの制御データに応じて前記フリップフロップ
回路を選択して前記遅延を受けた入力データを記憶する
と共に前記推定入力データを送出する判定帰還等化回路
とを備えて構成されている。また、前記加算比較選択回
路は、ブランチメトリックからパスメトリックを計算す
る際、各パスメトリックの相対値によって処理するよう
に構成してもよい。また、前記パスメモリ回路は、ｋ
（ｋは２以上の整数）段のパスメモリ機能ブロックを有
し、各時点で演算された２^n-1個の生き残りパスをｋ段
に渡って記憶し、生き残りパスを順次過去に辿っていく
ことにより１つの生き残りパスを判定し、またｋ段でパ
スがマージしない時はデータを仮判定して出力するよう
に構成してもよい。また、前記判定帰還等化回路は、２
^(m+n)個の前記フリップフロップ回路を有して構成して
もよい。The automatic equalizer according to the first aspect of the present invention is a digital 2 which is distorted by noise, intersymbol interference or the like.
In an automatic equalizer for determining a correct code by removing distortions of an m (m is an integer of 2 or more) bit precursor and an n (n is an integer of 2 or more) bit postcursor of a value signal,
A subtraction square circuit that calculates the difference between input data and estimated input data and squares it to calculate a branch metric, and an addition comparison selection circuit that calculates a path metric from the branch metric to determine a surviving path and generate surviving path information. And a path memory circuit that stores the surviving path information, determines the most probable surviving path, and sends the surviving path information as surviving state information, and receives the surviving path information and the surviving state information, and receives 1 clock and 2 of the current input data. An address control circuit that generates a post-cursor component before a clock, generates a post-cursor component and a precursor component of the estimated input data and sends the control data as a control data, a delay circuit that gives a predetermined delay to the input data, and A flip that stores input data delayed by a delay circuit A decision feedback equalization circuit that has a drop circuit, stores the delayed input data by selecting the flip-flop circuit according to the control data from the address control circuit, and sends out the estimated input data. It is equipped with. Further, the addition / comparison / selection circuit may be configured to perform processing by the relative value of each path metric when calculating the path metric from the branch metric. Further, the path memory circuit is k
It has a path memory function block of (k is an integer of 2 or more) stages, stores 2 ^n-1 surviving paths calculated at each time point over k stages, and sequentially traces the surviving paths to the past. Thus, one surviving path may be determined, and if the paths do not merge at k stages, the data may be provisionally determined and output. Further, the decision feedback equalization circuit is
^It may be configured to have ^{(m + n)} flip-flop circuits.

【００１１】第２の発明の自動等化器は、「１」および
「０」が必ず２ビット以上連続するようなランレングス
リミテッド符号の場合、前記パスメモリ回路は、パスメ
トリックをＳｔ，ｐ（ｔは時刻、ｐは状態ナンバー）で
示したとき、プリカーサを「０００」と推定してＳｔ，
０からＳｔ＋１，０へ移行、およびプリカーサを「００
１」と推定してＳｔ＋１，１へ移行するメトリックを選
択し、また、プリカーサを「０１１」と推定してＳｔ，
１からＳｔ＋１，３へ移行するメトリック、プリカーサ
を「１００」と推定してＳｔ，２からＳｔ＋１，０へ移
行するメトリック、並びに、プリカーサを「１１０」と
推定してＳｔ，３からＳｔ＋１，２へ移行、およびプリ
カーサを「１１１」と推定してＳｔ＋１，３へ移行する
メトリックのみを選択し、生き残った全てのパスを過去
に辿って行き、パスメモリ長の範囲内で１つに収束すれ
ばそのパスを最終生き残りパスと判定し、１つに収束し
なければ、全ての現在の状態のうちパスメトリックが最
小値の状態から生き残ったパスを過去に辿って行くこと
により、パスメモリ長の範囲内で１つの最小パスメトリ
ックをもったパスを最終生き残りパスと判定するように
構成されている。また、ポストカーサを「０１」、プリ
カーサを「０００」と推定してＳｔ，０からＳｔ＋１，
０へ移行、およびポストカーサを「０１」、プリカーサ
を「００１」と推定してＳｔ＋１，１へ移行するメトリ
ック、並びに、ポストカーサを「０１」，「１１」、プ
リカーサを「０１１」と推定してＳｔ，１からＳｔ＋
１，３へ移行するメトリックは選択せず、更に、ポスト
カーサを「００」および「１０」、プリカーサを「１０
０」と推定してＳｔ，２からＳｔ＋１，０へ移行するメ
トリック、並びに、ポストカーサを「１０」、プリカー
サを「１１０」と推定してＳｔ，３からＳｔ＋１，２へ
移行、およびポストカーサを「１０」、プリカーサを
「１１１」と推定してＳｔ＋１，３へ移行するメトリッ
クは選択しないように構成してもよい。また、ポストカ
ーサを「０１」、プリカーサを「０００」と推定してＳ
ｔ，０からＳｔ＋１，０へ移行、および、ポストカーサ
を「０１」，「１１」、プリカーサを「００１」と推定
してＳｔ＋１，１へ移行するメトリックは選択せず、更
に、ポストカーサを「０１」，「１０」，「１１」、プ
リカーサを「０１１」と推定してＳｔ，１からＳｔ＋
１，３へ移行するメトリック、およびポストカーサを
「００」，「０１」，「１０」、プリカーサを「１０
０」と推定してＳｔ，２からＳｔ＋１，０へ移行するメ
トリック、並びに、ポストカーサを「００」，「１
０」、プリカーサを「１１０」と推定してＳｔ，３から
Ｓｔ＋１，２へ移行、およびポストカーサを「１０」、
プリカーサを「１１１」と推定してＳｔ＋１，３へ移行
するメトリックは選択しないように構成してもよい。In the automatic equalizer of the second invention, in the case of the run-length limited code in which "1" and "0" are always consecutive for 2 bits or more, the path memory circuit sets the path metric to St, p ( When t is the time and p is the state number), the precursor is estimated to be “000” and St,
0 to St + 1,0 and the precursor is set to "00
Select a metric that is estimated to be “1” and move to St + 1,1. Also, assume that the precursor is “011” and St,
A metric that shifts from 1 to St + 1,3, a metric that estimates the precursor as "100" and shifts from St, 2 to St + 1,0, and a metric that estimates the precursor as "110" from St, 3 to St + 1,2 If only the metric that shifts and estimates the precursor as “111” and shifts to St + 1, 3 is selected, all the surviving paths are traced in the past, and converge to one within the range of the path memory length If the path is judged to be the last surviving path and it does not converge to one, by tracing the surviving path from the state with the minimum path metric among all the current states in the past, within the range of the path memory length. Is configured to determine the path having one minimum path metric as the final surviving path. Also, assuming that the post-cursor is “01” and the precursor is “000”, St, 0 to St + 1,
It is estimated that the transition to 0, postcursor is "01", the precursor is "001" and the transition is to St + 1,1 and the postcursor is "01", "11", and the precursor is "011". St, 1 to St +
The metric to shift to 1, 3 is not selected, and the post-cursors are "00" and "10" and the precursor is "10".
Estimate "0" to shift from St, 2 to St + 1,0, and post-cursor is "10", precursor is estimated to be "110", shift from St, 3 to St + 1,2, and post-cursor A metric that estimates “10” and the precursor as “111” and shifts to St + 1, 3 may not be selected. Suppose that the post-cursor is "01" and the precursor is "000".
Metrics for transitioning from t, 0 to St + 1,0 and estimating postcursors as "01" and "11" and precursors as "001" and transitioning to St + 1,1 are not selected. 01 ”,“ 10 ”,“ 11 ”, and the precursor is estimated to be“ 011 ”, and St, 1 to St +
The metrics that shift to 1 and 3, and the post-cursors are "00", "01" and "10", and the precursors are "10".
"0" and post-cursers are set to "00" and "1".
0 ", the precursor is estimated to be" 110 ", and the transition from St, 3 to St + 1,2 is performed, and the postcursor is" 10 ",
A metric that estimates the precursor as “111” and shifts to St + 1,3 may be configured not to be selected.

【００１２】[0012]

【実施例】次に本発明について図面を参照して説明す
る。The present invention will be described below with reference to the drawings.

【００１３】図１は本発明の一実施例を示すブロック図
であり、４ビットの入力データに対して３ビットのプリ
カーサおよび２ビットのポストカーサの誤りを除去する
場合を示している。FIG. 1 is a block diagram showing an embodiment of the present invention, showing a case where errors of a 3-bit precursor and a 2-bit postcursor are removed from 4-bit input data.

【００１４】ここで、入力データＤ０および推定入力デ
ータＤ１を受けてブランチメトリックＤ２を演算する減
算二乗回路１と、ブランチメトリックＤ２からパスメト
リックを演算して生き残りパスを決定し、生き残りパス
情報Ｄ３を生成する加算比較選択回路２と、生き残りパ
ス情報を記憶し、最も確からしい生き残りパスを判定し
生き残り状態情報Ｄ４を送出するパスメモリ回路３と、
生き残りパス情報Ｄ３および生き残り状態情報Ｄ４を受
け、各状態に対する現入力データの１クロックおよび２
クロック前のポストカーサ成分を生成し、また、推定し
た再生データの中心値に対して各状態のポストカーサ成
分およびプリカーサ成分を生成し、制御データＤ５とし
て送出するアドレス制御回路４と、入力データＤ０に所
定の遅延を与える遅延回路６と、遅延を受けた入力デー
タＤ６を記憶するＤ−フリップフロップ回路を有し、制
御データＤ５に応じてフリップフロップ回路を選択して
遅延を受けた入力データＤ６を記憶すると共に推定入力
データＤ１を送出する判定帰還等化回路５とを備えてい
る。Here, the subtraction squaring circuit 1 for receiving the input data D0 and the estimated input data D1 to calculate the branch metric D2, and the path metric from the branch metric D2 to determine the surviving path and determine the surviving path information D3. An addition / comparison / selection circuit 2 to generate, a path memory circuit 3 that stores survivor path information, determines the most probable survivor path, and sends out survivor state information D4,
Receiving the surviving path information D3 and the surviving state information D4, 1 clock and 2 of the current input data for each state.
An address control circuit 4 that generates a postcursor component before the clock, generates a postcursor component and a precursor component in each state with respect to the estimated central value of the reproduction data, and sends the control data D5, and the input data D0. Has a delay circuit 6 for giving a predetermined delay and a D-flip-flop circuit for storing the delayed input data D6, and selects the flip-flop circuit according to the control data D5 to delay the input data D6. And a decision feedback equalization circuit 5 for storing the estimated input data D1.

【００１５】次に各回路について更に詳細に説明する。
図２は減算二乗回路１を示すブロック図であり、同一回
路構成の減算二乗機能ブロックＦＢ１を８個有してい
る。各機能ブロックＦＢ１は、４ビットの現入力データ
Ｄ０と各４ビットの推定入力データＤ１（ｂ０〜ｂ７）
とを減算して差を算出し、減算結果を二乗してブランチ
メトリックＤ２（ｃ０〜ｃ７）をそれぞれ演算する。こ
こで、推定入力データＤ１は、プリカーサ（３ビット）
の全状態である８状態に対する各４ビットのデータであ
り、また、ブランチメトリックＤ２（ｃ０〜ｃ７）は、
８状態に対する各８ビットのデータである。Next, each circuit will be described in more detail.
FIG. 2 is a block diagram showing the subtraction square circuit 1, which has eight subtraction square function blocks FB1 having the same circuit configuration. Each functional block FB1 has 4-bit current input data D0 and 4-bit estimated input data D1 (b0 to b7).
And are subtracted to calculate the difference, and the subtraction result is squared to calculate the branch metrics D2 (c0 to c7). Here, the estimated input data D1 is a precursor (3 bits)
Is 4-bit data for all 8 states, and the branch metric D2 (c0 to c7) is
It is 8-bit data for each of the eight states.

【００１６】図３は加算比較選択回路（ＡＣＳ：Ａｄｄ
ＣｏｍｐａｒｅＳｅｌｅｃｔ）２を示すブロック図
であり、プリカーサ８状態に対する各８ビットのブラン
チメトリックＤ２（ｃ０〜ｃ７）を過去のパスメトリッ
クに加算して現在のパスメトリック（ｃ１０〜ｃ１３）
を演算し、各状態における１つずつの生き残りパスを決
定していく。FIG. 3 shows an addition / comparison / selection circuit (ACS: Add).
FIG. 9 is a block diagram showing Compare Select) 2, in which each 8-bit branch metric D2 (c0 to c7) for the precursor 8 state is added to the past path metric to obtain the current path metric (c10 to c13).
Is calculated to determine one surviving path in each state.

【００１７】いま、例えば図２０に示すようなトレリス
線図のブランチメトリック、パスメトリックの場合につ
いて動作を説明する。ここで、時刻ｔにおけるパスメト
リックをＳｔ，ｐとし、ブランチメトリックをｅｔ，ｑ
とする。また、ｐは状態ナンバー、ｑは現入力データで
あり、ｅｔ，０は「０００」、ｅｔ，１は「００１」、
……、ｅｔ，７は「１１１」を示している。更に、実線
および破線は状態推移のパスを示しており、実線は選択
されたパスを示している。Now, the operation will be described in the case of branch metrics and path metrics of a trellis diagram as shown in FIG. 20, for example. Here, the path metric at time t is St, p, and the branch metric is et, q.
And Further, p is the state number, q is the current input data, et, 0 is "000", et, 1 is "001",
.., et, 7 indicates “111”. Furthermore, the solid line and the broken line indicate the path of state transition, and the solid line indicates the selected path.

【００１８】さて、時刻ｔ＝１において、過去の時刻ｔ
＝０におけるパスメトリック、Ｓ０，０、Ｓ０，１、Ｓ
０，２、Ｓ０，３がそれぞれ演算されており、また、ブ
ランチメトリック、ｅ０，０、ｅ０，１、ｅ０，２、ｅ
０，３、ｅ０，４、ｅ０，５、ｅ０，６、ｅ０，７が減
算二乗回路によってそれぞれ演算されている時、トレリ
ス線図に従って、ブランチメトリックと過去のパスメト
リックとを加算して現時点のパスメトリックを演算し、
値の小さい方を現時点のパスメトリックとして選択す
る。すなわち、Ｓ０，０＋ｅ０，０とＳ０，２＋ｅ０，
４とを比較し、Ｓ０，０＋ｅ０，１とＳ０，２＋ｅ０，
５とを比較し、Ｓ０，１＋ｅ０，２とＳ０，３＋ｅ０，
６とを比較し、Ｓ０，１＋ｅ０，３とＳ０，３＋ｅ０，
７とを比較し、値の小さい方を選択してＳ１，０、Ｓ
１，１、Ｓ１，２、Ｓ１，３とする。そして、生き残り
パス情報Ｄ３（ｄ０〜ｄ３）として、１クロック前のＳ
ｔ，０、Ｓｔ，１側を選択したときは「０」を、またＳ
ｔ，２、Ｓｔ，３側を選択したときは「１」を送出す
る。この場合、パスメトリックの相対値が重要であるこ
とに着目して、Ｓ１，０＝０とし、同時に、Ｓ１，１＝
Ｓ１，１−Ｓ１，０、Ｓ１，２＝Ｓ１，２−Ｓ１，０、
Ｓ１，３＝Ｓ１，３−Ｓ１，０でそれぞれ置き換えても
よい。これによりパスメトリックの値をある範囲内に納
めることができるので、リミッタが不要になる。Now, at time t = 1, the past time t
Path metric at = 0, S0,0, S0,1, S
0, 2, S0, 3 are respectively calculated, and the branch metrics, e0, 0, e0, 1, e0, 2, e are calculated.
When 0, 3, e0, 4, e0, 5, e0, 6, e0, and 7 are respectively calculated by the subtraction square circuit, the branch metric and the past path metric are added according to the trellis diagram to obtain the present time. Calculate the path metric,
Select the smaller value as the current path metric. That is, S0,0 + e0,0 and S0,2 + e0,
4 and S0,0 + e0,1 and S0,2 + e0,
5 and S0,1 + e0,2 and S0,3 + e0,
6 and S0,1 + e0,3 and S0,3 + e0,
7 is compared, and the one with the smaller value is selected and S1, 0, S
1, 1, S1, 2, S1,3. Then, as the surviving path information D3 (d0 to d3), S of one clock before
When t, 0, St, 1 side is selected, “0” is selected, and S
When the t, 2, St, or 3 side is selected, "1" is transmitted. In this case, paying attention to the importance of the relative value of the path metric, S1,0 = 0, and at the same time, S1,1 =
S1,1-S1,0, S1,2 = S1,2-S1,0,
You may replace with S1,3 = S1,3-S1,0, respectively. As a result, the value of the path metric can be set within a certain range, so that the limiter becomes unnecessary.

【００１９】図４はパスメモリ回路３を示すブロック図
であり、図５は図４に示したパスメモリ機能ブロックＦ
Ｂ３１の回路図である。FIG. 4 is a block diagram showing the path memory circuit 3, and FIG. 5 is a path memory functional block F shown in FIG.
It is a circuit diagram of B31.

【００２０】パスメモリ回路は、Ｄ−フリップフロップ
とパスメモリ機能ブロックＦＢ３１とをそれぞれ１０段
接続しており、生き残りパス情報Ｄ３を記憶して各時点
から生き残りパスを過去に辿って行き、生き残り状態情
報Ｄ４を生成する。In the path memory circuit, the D-flip-flops and the path memory function block FB31 are connected in 10 stages, respectively, and the survivor path information D3 is stored and the survivor path is traced from each time point to the survivor state. The information D4 is generated.

【００２１】いま、図２０において、Ｓ４，０、Ｓ４，
１、Ｓ４，２、Ｓ４，３に対する生き残りパス情報は
「００１１」となる。すなわち、Ｓ４，０、Ｓ４，１で
は、１クロック前の状態Ｓ３，０からのパスが生き残っ
ており、また、Ｓ４，２、Ｓ４，３では、１クロック前
の状態Ｓ３，３からのパスが生き残っているからであ
る。また、生き残り状態情報は、その状態から接続して
いるパスが存在しない場合は「０」とし、また、接続し
ているパスが存在する場合は「１」とすることにより、
Ｓ４，０、Ｓ４，１、Ｓ４，２、Ｓ４，３に対する生き
残り状態情報は「１１１１」となる。Now, in FIG. 20, S4, 0, S4
The survivor path information for 1, S4, 2, S4, 3 is "0011". That is, in S4, 0, S4, 1, the path from the state S3, 0 one clock ago has survived, and in S4, 2, S4, 3, the path from the state S3, 3 one clock ago has survived. Because it has survived. Further, the survival state information is set to "0" when there is no path connected from that state, and is set to "1" when there is a connected path.
The survival status information for S4, 0, S4, 1, S4, 2, S4, 3 is "1111".

【００２２】次に、Ｓ３，０、Ｓ３，１、Ｓ３，２、Ｓ
３，３に対する生き残りパス情報は「１０１１」であ
る。また、Ｓ３，１、Ｓ３，２にはＳ４，０、Ｓ４，
１、Ｓ４，２、Ｓ４，３のいずれからもパスがつながっ
ていないので、生き残り状態情報は「１００１」とな
る。Next, S3, 0, S3, 1, S3, 2, S
The survivor path information for 3 and 3 is “1011”. Also, S3,1, S3,2 are S4,0, S4,
Since the path is not connected from any of 1, S4, 2, and S4, 3, the survival status information is "1001".

【００２３】またＳ２，０、Ｓ２，１、Ｓ２，２、Ｓ
２，３に対する生き残りパス情報は「００１１」である
が、生き残り状態情報は、Ｓ２，０にＳ３，１が接続し
ているものの、そこからどこにもつながっていないの
で、「００１１」となる。同様にＳ１，０、Ｓ１，１、
Ｓ１，２、Ｓ１，３に対する生き残りパス情報は「００
１０」であり、生き残り状態情報は「０００１」とな
る。更に、Ｓ０，０、Ｓ０，１、Ｓ０，２、Ｓ０，３に
対する生き残り状態情報は「０１００」となり、Ｓ０，
１、Ｓ１，３のみが生き残り、「００１０」が再生デー
タとなる。Further, S2, 0, S2, 1, S2, 2, S
The survivor path information for 2, 3 is "0011", but the survivor state information is "0011" because S3,1 is connected to S2,0 but is not connected from there. Similarly, S1,0, S1,1,
The survivor path information for S1, S2 and S1,3 is "00.
10 ”, and the survival status information is“ 0001 ”. Furthermore, the survival status information for S0,0, S0,1, S0,2, S0,3 is "0100", and S0,
Only 1, S1 and S3 survive and "0010" becomes the reproduction data.

【００２４】このようにパスメモリ回路は、生き残りパ
ス情報および生き残り状態情報を記憶し、生き残り状態
が１点に集中する、すなわち、パスがマージするのを待
ってデータを判定し、最終の生き残り状態情報Ｄ４（ｅ
６，ｅ７）を送出する。As described above, the path memory circuit stores the surviving path information and the surviving state information, the survival state is concentrated on one point, that is, the path is merged, the data is judged, and the final surviving state is determined. Information D4 (e
6, e7) is transmitted.

【００２５】図６はアドレス制御回路４を示すブロック
図である。生き残りパス情報Ｄ３（ｄ０〜ｄ３）を受
け、各状態に対する現入力データの１クロックおよび２
クロック前、すなわち２ビット分生き残りパス情報であ
るポストカーサ（ａ０〜ａ７）を生成する。いま、図２
０において、Ｓ４，０、Ｓ４，１、Ｓ４，２、Ｓ４，３
に対する１ビット前のポストカーサ成分は、生き残りパ
ス情報として順に「０」，「０」，「１」，「１」であ
る。また、Ｓ４，０、Ｓ４，１、Ｓ４，２、Ｓ４，３に
対する２ビット前のポストカーサ成分は、それぞれＳ
３，０、Ｓ３，０、Ｓ３，３、Ｓ３，３に接続されてい
ることを考慮すると、Ｓ３，０、Ｓ３，０、Ｓ３，３、
Ｓ３，３の生き残りパス情報として順に「１」，
「１」，「１」，「１」である。これが図６に示した出
力データａ４〜ａ７、ａ０、ａ１、ａ２、ａ３である。FIG. 6 is a block diagram showing the address control circuit 4. Receiving the surviving path information D3 (d0 to d3), 1 clock and 2 of the current input data for each state
Before the clock, that is, the post curser (a0 to a7) which is the surviving path information for 2 bits is generated. Figure 2 now
0, S4, 0, S4, 1, S4, 2, S4, 3
The post-cursor component of 1 bit before is, as the survivor path information, “0”, “0”, “1”, “1” in order. Also, the postcursor components two bits before S4, 0, S4, 1, S4, 2 and S4, 3 are S
Considering that it is connected to 3,0, S3,0, S3,3, S3,3, S3,0, S3,0, S3,3,
As survivor path information of S3 and S3, "1",
They are "1", "1", and "1". This is the output data a4 to a7, a0, a1, a2, a3 shown in FIG.

【００２６】すなわち、現時点でのｄ０、ｄ１、ｄ２、
ｄ３をａ４、ａ５、ａ６、ａ７で示し、１クロック前に
関しては、現時点でｄ０＝「０」のとき１クロック前で
はａ０＝ｄ０とし、ｄ０＝「１」のときａ０＝ｄ２と
し、ｄ１＝「０」のときａ１＝ｄ０とし、ｄ１＝「１」
のときａ１＝ｄ２とし、ｄ２＝「０」のときａ２＝ｄ１
とし、ｄ２＝「１」のときａ２＝ｄ３とし、ｄ３＝
「０」のときａ３＝ｄ１とし、ｄ３＝「１」のときａ３
＝ｄ３とする。That is, d0, d1, d2 at the present time,
d3 is indicated by a4, a5, a6, and a7, and one clock before, when d0 = "0" at the present time, a0 = d0 one clock before, and when d0 = "1", a0 = d2, and d1 = When “0”, a1 = d0, and d1 = “1”
A1 = d2 when, and a2 = d1 when d2 = “0”
When d2 = “1”, a2 = d3, and d3 =
When “0”, a3 = d1, and when d3 = “1”, a3
= D3.

【００２７】また、最終の生き残り状態情報Ｄ４（ｅ
６，ｅ７）を受け、ｅ６，ｅ７のＯＲが出力データとな
り、それをａ１０で示した時、ａ９およびａ８を１ビッ
トおよび２ビット前のポストカーサ成分とし、ａ１１お
よびａ１２を１ビットおよび２ビット後のプリカーサ成
分とし、これら５ビットを送出する。この５ビットは、
判定帰還等化回路５において推定入力データ記憶機能ブ
ロックの記憶更新に使用する。The final survival state information D4 (e
6, e7), the OR of e6 and e7 becomes output data. When it is indicated by a10, a9 and a8 are postcursor components 1 bit and 2 bits before, and a11 and a12 are 1 bit and 2 bits. These 5 bits are sent as the latter precursor component. These 5 bits are
It is used in the decision feedback equalization circuit 5 for storing and updating the estimated input data storage functional block.

【００２８】図７は判定帰還型等化回路５を示すブロッ
ク図であり、図８は図７に示した推定入力データ記憶機
能ブロックＦＢ５の回路図である。FIG. 7 is a block diagram showing the decision feedback equalization circuit 5, and FIG. 8 is a circuit diagram of the estimated input data storage functional block FB5 shown in FIG.

【００２９】判定帰還型等化回路では、前半に機能ブロ
ックＦＢ５から推定入力データを読み出し、後半に機能
ブロックＦＢ５に入力データおよび推定入力データから
生成した書き込み信号を記憶する。In the decision feedback equalization circuit, the estimated input data is read from the functional block FB5 in the first half, and the input data and the write signal generated from the estimated input data are stored in the functional block FB5 in the latter half.

【００３０】まず、推定入力データの読み出し動作につ
いて説明する。図２０において、いま、時刻ｔ＝４にお
けるＳ４，０のポストカーサを「１０」とした時、プリ
カーサ「０００」は、ブランチメトリックｅ４，０を計
算するために機能ブロックＦＢ５から読み出す推定入力
データのアドレスとし、また、プリカーサ「００１」
は、ブランチメトリックｅ４，１を計算するために機能
ブロックＦＢ５から読み出す推定入力データのアドレス
とする。同様に、Ｓ４，１、Ｓ４，２、Ｓ４，３のポス
トカーサを「１０」、「１１」、「１１」とした時、プ
リカーサ「０１０」、「０１１」、「１００」、「１０
１」、「１１０」、「１１１」は、ブランチメトリック
ｅ０，２、ｅ０，３、ｅ０，４、ｅ０，５、ｅ０，６、
ｅ０，７をそれぞれ計算するために機能ブロックＦＢ５
から読み出す推定入力データのアドレスとする。First, the read operation of the estimated input data will be described. In FIG. 20, assuming that the postcursor of S4,0 at time t = 4 is "10", the precursor "000" is the estimated input data read from the functional block FB5 to calculate the branch metric e4,0. Address, and the precursor "001"
Is the address of the estimated input data read from the functional block FB5 to calculate the branch metric e4,1. Similarly, when the postcursors of S4, 1, S4, 2, S4, 3 are "10", "11", "11", the precursors "010", "011", "100", "10"
1 ”,“ 110 ”, and“ 111 ”are branch metrics e0, 2, e0, 3, e0, 4, e0, 5, e0, 6,
Function block FB5 to calculate e0 and 7 respectively
This is the address of the estimated input data read from.

【００３１】この時、ａ０、ａ４、ａ１、ａ５、ａ２、
ａ６、ａ３、ａ７はそれぞれ「１」、「０」、「１」、
「０」、「１」、「１」、「１」、「１」となっている
ため、図８に示した各機能ブロックのＤ−フリップフロ
ップは、図７の上から順に２番目、２番目、２番目、２
番目、１番目、１番目、１番目、１番目が選択され、
「１００００」、「１０００１」、「１００１０」、
「１００１１」、「１１１００」、「１１１０１」、
「１１１１０」、「１１１１１」なるアドレスに対する
推定入力データが読出され、推定入力データＤ１（ｂ０
〜ｂ７）として出力される。これが各ポストカーサに対
する全推定データである。At this time, a0, a4, a1, a5, a2,
a6, a3, and a7 are “1”, “0”, “1”,
Since the values are "0", "1", "1", "1", and "1", the D-flip-flops of the respective functional blocks shown in FIG. Second, second, second
1st, 1st, 1st, 1st, 1st is selected,
"10000", "10001", "10010",
"10011", "11100", "11101",
The estimated input data for the addresses "11110" and "11111" is read out, and the estimated input data D1 (b0
~ B7) is output. This is the total estimation data for each postcursor.

【００３２】次に、生成した推定入力データを機能ブロ
ックＦＢ５に書き込み、また既に記憶されているデータ
から推定入力データを生成する動作について説明する。Next, the operation of writing the generated estimated input data in the functional block FB5 and generating the estimated input data from the already stored data will be described.

【００３３】図２０の時刻ｔ＝０において、生き残り状
態はＳ０，１のみであり、また、時刻ｔ＝１において生
残り状態はＳ１，３のみである。このときのＳ０，１の
ポストカーサを「０１」と仮定すると、ブランチメトリ
ックｅ０，３が「０１１」を示すことから、「０１０１
１」をアドレスとして時刻ｔ＝０の推定入力データをＤ
−フリップフロップに書き込む。すなわち、図７に示し
た上から４番目の機能ブロック内の上から３番目のＤ−
フリップフロップに書き込む。At time t = 0 in FIG. 20, the survival state is only S0,1 and at time t = 1, the survival state is only S1,3. Assuming that the postcursor of S0,1 at this time is "01", the branch metric e0,3 indicates "011".
1 ”as an address and the estimated input data at time t = 0 is D
Write to flip-flop. That is, the third D- from the top in the fourth functional block from the top shown in FIG.
Write to flip-flop.

【００３４】ところで、書き換えによる符号誤りの影響
を除去するために、推定入力データをＺ、入力データを
Ｘ、すでに記憶されているデータをＹとした時、式
（１）に示すようにαによる重み付けを行っている。By the way, in order to remove the influence of the code error due to the rewriting, when the estimated input data is Z, the input data is X, and the already stored data is Y, it is expressed by α as shown in equation (1). Weighting is done.

【００３５】Ｚ＝αＸ＋（１−α）Ｙ（０＜α＜１）……（１）遅延回路６はシフトレジスタであり、入力データＤ０を
判定帰還等化回路１５に記憶させるために、ビタビ復号
法により生き残り状態を判定するに要する時間、入力デ
ータを遅延させてデータＤ６として出力する。Z = αX + (1-α) Y (0 <α <1) (1) The delay circuit 6 is a shift register, and in order to store the input data D0 in the decision feedback equalization circuit 15, the Viterbi The input data is delayed for the time required to determine the survival state by the decoding method and output as data D6.

【００３６】さて、次に、入力データがランレングスリ
ミテッド符号である場合の自動等化器について説明す
る。なお、ランレングスリミテッド符号とは、「１」、
「０」が各々必ず２ビット以上連続するというランレン
グスリミテッド法則を満足する符号である。Next, the automatic equalizer when the input data is the run length limited code will be described. The run-length limited code is "1",
It is a code that satisfies the run-length limited law that "0" is always continuous for 2 bits or more.

【００３７】上述した自動等化器と相違するのはパスメ
モリ回路であり、図９にパスメモリ回路の第１の実施例
のブロック図を示す、また、図１０には図９に示した機
能ブロックＦＢ３２の回路図を示している。ここで、Ｄ
−フリップフロップとパスメモリ機能ブロックＦＢ３２
とをそれぞれ１０段接続しており、初段のＤ−フリップ
フロップの入力側には、生き残り状態情報ｄ４〜ｄ１１
を生成するための生き残り状態情報出力回路３０１を設
けている。A difference from the above-mentioned automatic equalizer is a path memory circuit. FIG. 9 shows a block diagram of a first embodiment of the path memory circuit, and FIG. 10 shows the function shown in FIG. The circuit diagram of block FB32 is shown. Where D
-Flip-flop and path memory functional block FB32
And 10 stages are connected to each other, and survival state information d4 to d11 is provided on the input side of the first stage D-flip-flop.
A survival state information output circuit 301 for generating

【００３８】ところで図２１は、ランレングスリミテッ
ド符号の場合の図２０に対応するトレリス線図である。
ランレングスリミテッド法則を考慮しているため、ブラ
ンチメトリックが「０１０」であるＳ０，１からＳ１，
２へのパス、およびブランチメトリックが「１０１」で
あるＳ０，２からＳ１，１へのパスが消されている。By the way, FIG. 21 is a trellis diagram corresponding to FIG. 20 in the case of the run-length limited code.
Since the run-length limited law is taken into account, the branch metric is "010" from S0,1 to S1,
The path to S2, and the path from S0,2 with a branch metric of “101” to S1,1 have been deleted.

【００３９】ここで、Ｓ４，０、Ｓ４，１、Ｓ４，２、
Ｓ４，３に対する生き残りパス情報は、１クロック前の
状態からのパスのうち、Ｓ３，０、Ｓ３，１からのパス
が生き残っている場合は「０」とし、Ｓ３，２、Ｓ３，
３からのパスが生き残っている場合は「１」としている
ので、「００１１」となる。また、Ｓ４，０、Ｓ４，
１、Ｓ４，２、Ｓ４，３に対する生き残り状態情報は、
その状態から接続しているパスが存在しない場合は
「０」とし、接続しているパスが存在する場合は「１」
としているので「１１１１」となる。また、Ｓ３，０、
Ｓ３，１、Ｓ３，２、Ｓ３，３に対する生き残りパス情
報は「１０１１」であるが、Ｓ３，１、Ｓ３，２にはＳ
４，０、Ｓ４，１、Ｓ４，２、Ｓ４，３のいずれからも
パスが接続していないので、生き残り状態情報は「１０
０１」となる。またＳ２，０、Ｓ２，１、Ｓ２，２、Ｓ
２，３に対する生き残りパス情報は「００１１」である
が、生き残り状態情報は、Ｓ２，０はＳ３，１に接続し
ているものの、そこからどこにも接続していないので、
「００１１」となる。同様にＳ１，０、Ｓ１，１、Ｓ
１，２、Ｓ１，３に対する生き残りパス情報は「００１
０」、また生き残り状態情報は「０００１」となり、最
後にＳ０，０、Ｓ０，１、Ｓ０，２、Ｓ０，３に対する
生き残り状態情報は「０１００」となり、Ｓ０，１、Ｓ
１，３のみが生き残り、「１０００」が再生データとな
ることがわかる。この場合、機能ブロックＦＢ３２は、
Ｓｔ，１からＳｔ＋１，２へ移行するメトリック、およ
びＳｔ，２からＳｔ＋１，１へ移行するメトリックを消
すために、データｄ９、ｄ６に対してゲートを常に閉じ
ておき、また生き残り状態情報出力回路の出力データｄ
９、ｄ６は「０」とし、その他は「１」に固定してい
る。また、機能ブロックＦＢ３２は、これらの情報を記
憶しておき、ｅ０，ｅ１，ｅ２，ｅ３として生き残りパ
ス情報を出力し、またｅ４，ｅ５，ｅ６，ｅ７として生
き残り状態情報を出力する。このようにすることによ
り、正しいメトリックが選択される確率を向上させるこ
とができる。Here, S4, 0, S4, 1, S4, 2,
The survivor path information for S4, 3 is set to "0" when the path from S3, 0, S3, 1 among the paths from the state one clock before is surviving, and S3, 2, S3.
If the path from 3 has survived, it is set to "1", and thus becomes "0011". Also, S4, 0, S4
The survival status information for 1, S4, 2, S4, 3 is:
If there is no connected path from that state, it is set to "0", and if there is a connected path, it is set to "1".
Therefore, it becomes “1111”. Also, S3, 0,
The survivor path information for S3, 1, S3, 2, S3, 3 is "1011", but S3, S1, S3, S
Since the path is not connected from any of 4,0, S4, 1, S4, 2, S4, 3, the survival status information is "10.
01 ”. Also, S2,0, S2,1, S2,2, S
The survivor path information for 2, 3 is "0011", but the survivor state information is that S2,0 is connected to S3,1 but is not connected to anything from there, so
It becomes "0011". Similarly, S1,0, S1,1, S
The survivor path information for 1, 2, S1, 3 is "001.
0 ", the survival state information becomes" 0001 ", and finally the survival state information for S0,0, S0,1, S0,2, S0,3 becomes" 0100 ", and S0,1, S
It can be seen that only 1, 3 survive and “1000” becomes the reproduction data. In this case, the functional block FB32
In order to erase the metric that shifts from St, 1 to St + 1,2 and the metric that shifts from St, 2 to St + 1,1, the gates are always closed for the data d9 and d6, and the survival state information output circuit Output data d
9 and d6 are set to "0", and others are fixed to "1". Further, the functional block FB32 stores these pieces of information, outputs survival path information as e0, e1, e2, e3, and outputs survival state information as e4, e5, e6, e7. By doing so, the probability that the correct metric is selected can be improved.

【００４０】次に、正しいメトリックが選択される確率
を大幅に向上できるパスメモリ回路について説明する。Next, a path memory circuit capable of greatly improving the probability that the correct metric is selected will be described.

【００４１】この場合のブランチメトリックの一例を図
２２に示しており、下記のメトリックは存在しないもの
として選択しないようにする。すなわち、ポストカーサ
「０１」，プリカーサ「０００」と推定してＳｔ，０か
らＳｔ＋１，０への移行、およびポストカーサ「０
１」，プリカーサ「００１」と推定してＳｔ，０からＳ
ｔ＋１，１への移行。ポストカーサ「０１」および「１
１」，プリカーサ「０１１」と推定してＳｔ，１からＳ
ｔ＋１，３への移行。ポストカーサ「００」および「１
０」，プリカーサ「１００」と推定してＳｔ，２からｔ
＋１，０への移行。また、ポストカーサ「１０」，プリ
カーサ「１１０」と推定してＳｔ，３からＳｔ＋１，２
への移行、およびポストカーサ「１０」，プリカーサ
「１１１」と推定してＳｔ，３からＳＴ＋１，３への移
行。An example of the branch metric in this case is shown in FIG. 22, and the following metrics are not selected because they do not exist. That is, post-cursor “01”, pre-cursor “000” is presumed to shift from St, 0 to St + 1,0, and post-cursor “0”.
1 ", the precursor" 001 "is estimated to be St, 0 to S
Transition to t + 1,1. Post-cursors "01" and "1"
1 ", the precursor" 011 "is estimated to be St, 1 to S
Transition to t + 1,3. Post-cursors "00" and "1"
0 ", presumed to be" 100 ", and St, 2 to t
Transition to +1,0. Also, post-cursor “10” and pre-cursor “110” are estimated to be St, 3 to St + 1,
, And post-cursor “10” and pre-cursor “111” presumed to shift from St, 3 to ST + 1,3.

【００４２】このような制御は、図１５に示す生き残り
状態情報出力回路により行うことができる。すなわち、
アドレス制御回路４が送出するデータａ０，ａ４＝「０
１」の時、Ｓｔ，０においてポストカーサが「０１」で
あれば、ｄ４＝「０」としてプリカーサ「０００」を選
択しないようにし、また、Ｓｔ，０においてポストカー
サが「０１」であれば、ｄ５＝「０」としてプリカーサ
「００１」を選択しないようにし、ａ５＝「１」の時、
Ｓｔ，１においてポストカーサが「１」であれば、ｄ７
＝「０」としてプリカーサ「０１１」を選択しないよう
にし、ａ６＝「０」の時、Ｓｔ，２においてポストカー
サが「０」であれば、ｄ８＝「０」としてプリカーサ
「１００」を選択しないようにし、ａ３，ａ７＝「１
０」の時、Ｓｔ，３においてポストカーサが「１０」で
あれば、ｄ１０＝「０」としてプリカーサ「１１０」を
選択しないようにし、また、Ｓｔ，３においてポストカ
ーサが「１０」であれば、ｄ１１＝「０」としてプリカ
ーサ「１１１」を選択しないようにする。Such control can be performed by the survival state information output circuit shown in FIG. That is,
Data a0, a4 sent from the address control circuit 4 = “0
When the postcursor is "01" at St, 0 when 1 ", the precursor" 000 "is not selected with d4 =" 0 ", and when the postcursor is" 01 "at St, 0. , D5 = “0” and the precursor “001” is not selected, and when a5 = “1”,
If the postcursor is "1" at St, 1, d7
Do not select the precursor “011” as = “0”, and if a6 = “0” and the post-cursor is “0” at St, 2, do not select the precursor “100” as d8 = “0”. A3, a7 = "1
If the postcursor is “10” at St, 3 when 0, the precursor “110” is not selected with d10 = “0”, and if the postcursor is “10” at St, 3. , D11 = “0”, and the precursor “111” is not selected.

【００４３】また、ブランチメトリックの他の例を図２
３に示しており、図２２と同様に、図示したメトリック
は存在しないものとして選択しないようにする。Another example of the branch metric is shown in FIG.
As shown in FIG. 22, the metrics shown in FIG. 3 are not selected because they do not exist.

【００４４】このような制御は、図１６に示す生き残り
状態情報出力回路により行うことができる。すなわち、
ａ０，ａ４＝「０１」の時、Ｓｔ，０においてポストカ
ーサ「０１」であれば、ｄ４＝「０」としてプリカーサ
「０００」を選択しないようにし、ａ４＝「１」の時、
Ｓｔ，０においてポストカーサ「１」であれば、ｄ５＝
「０」としてプリカーサ「００１」を選択しないように
し、ａ１，ａ５＝「０１」、「１０」、「１１」の時、
Ｓｔ，１においてポストカーサ「０１」、「１０」、
「１１」であれば、ｄ７＝「０」としてプリカーサ「０
１１」を選択しないようにし、ａ２，ａ６＝「００」、
「０１」、「１０」の時、Ｓｔ，２においてポストカー
サ「００」、「０１」、「１０」であれば、ｄ８＝
「０」としてプリカーサ「１００」を選択しないように
し、ａ７＝「０」の時、Ｓｔ，３においてポストカーサ
「０」であれば、ｄ１０＝「０」としてプリカーサ「１
１０」を選択しないようにし、ａ３，ａ７＝「１０」の
時、Ｓｔ，３においてポストカーサ「１０」であれば、
ｄ１１＝「０」としてプリカーサ「１１１」を選択しな
いようにする。Such control can be performed by the survival state information output circuit shown in FIG. That is,
When a0, a4 = “01”, if the post-cursor “01” is set at St, 0, the precursor “000” is not selected as d4 = “0”, and when a4 = “1”,
If Postcursor is “1” at St, 0, d5 =
Do not select the precursor "001" as "0", and when a1, a5 = "01", "10", "11",
Post cursors "01", "10" at St, 1,
If it is "11", the precursor "0" is set as d7 = "0".
11 "is not selected, and a2, a6 =" 00 ",
When the post-cursor is "00", "01", "10" at St, 2 when "01", "10", d8 =
The precursor “100” is not selected as “0”, and when a7 = “0” and the post-cursor is “0” in St, 3, d10 = “0” is set as the precursor “1”.
Do not select "10", and if a3, a7 = "10" and if the post-cursor is "10" at St, 3,
The precursor "111" is not selected with d11 = "0".

【００４５】次に、パスメモリ回路の第２の実施例のブ
ロック図を図１１に示す。Next, FIG. 11 shows a block diagram of a second embodiment of the path memory circuit.

【００４６】Ｄ−フリップフロップと機能ブロックＦＢ
３１とがそれぞれ１０段接続されて成る生き残りパス選
択パスメモリ回路３１１および最小パスメトリック選択
パスメモリ回路３１２と、最小パスメトリック検出回路
３１３と、生き残り最小パスメトリック選択回路３１４
とを有している。D-flip-flop and functional block FB
A survivor path selection path memory circuit 311 and a minimum path metric selection path memory circuit 312, each of which is composed of 10 and 31 connected to each other, a minimum path metric detection circuit 313, and a survivor minimum path metric selection circuit 314.
And have.

【００４７】最小パスメトリック検出回路３１３は、図
１２に示すように、加算比較選択回路２からのデータｃ
１０〜ｃ１３の大小関係を調べ、ｃ１０が最小の時はｄ
１４＝１とし、ｃ１１が最小の時はｄ１５＝１とし、ｃ
１２が最小の時はｄ１６＝１とし、ｃ１３が最小の時は
ｄ１７＝１とする回路である。この最小パスメトリック
検出データｄ１４〜ｄ１７が最小パスメトリック選択パ
スメモリ回路３１２に入力する。The minimum path metric detecting circuit 313, as shown in FIG.
Check the magnitude relation of 10 to c13, and d when c10 is the minimum
14 = 1, d15 = 1 when c11 is the minimum, and c
It is a circuit in which d16 = 1 when 12 is the minimum and d17 = 1 when c13 is the minimum. The minimum path metric detection data d14 to d17 are input to the minimum path metric selection path memory circuit 312.

【００４８】一方、生き残りパス選択パスメモリ回路３
１１に入力するデータｄ４〜ｄ７、すなわち生き残り状
態情報は、全ビット「１」がプリセットされており、パ
スメトリックに関係なく生き残り状態となる。またデー
タｄ０〜ｄ３は生き残りパス情報である。On the other hand, survivor path selection path memory circuit 3
In the data d4 to d7 input to 11, that is, the survival state information, all bits "1" are preset, and the state is the survival state regardless of the path metric. The data d0 to d3 are survivor path information.

【００４９】まず、図２１に示したトレリス線図によ
り、生き残りパス選択パスメモリ回路３１１の動作を説
明する。時刻ｔ＝４において、Ｓ４，０、Ｓ４，１、Ｓ
４，２、Ｓ４，３の生き残り状態情報は「１１１１」、
生き残りパス情報は「００１１」であるので、初段に入
力するデータｄ０〜ｄ７は、それぞれ「００１１１１１
１」となる。従って、データｄ０〜ｄ７が、図５に示し
たような機能ブロックＦＢ３１のＡＮＤ＋ＯＲデートを
通過することによって、「１０１１１００１」となり、
更に、次のＡＮＤ＋ＯＲゲートを通過する毎に「００１
１００１１」、「００１００００１」となる。これは図
２１において、Ｓ４，０〜Ｓ４，３から生き残りパスを
過去に辿って行き、時刻ｔ＝１で全ての生き残りパスが
Ｓ１，３にマージすることを示している。マージ結果を
ｅ１４〜ｅ１７として出力する。First, the operation of the survivor path selection path memory circuit 311 will be described with reference to the trellis diagram shown in FIG. At time t = 4, S4, 0, S4, 1, S
Survival status information of 4, 2, S 4, 3 is “1111”,
Since the surviving path information is “0011”, the data d0 to d7 input in the first stage are respectively “0011111”.
1 ”. Therefore, the data d0 to d7 become "10111001" by passing through the AND + OR date of the functional block FB31 as shown in FIG.
Furthermore, each time the next AND + OR gate is passed, "001
10011 "and" 00100001 ". This indicates that, in FIG. 21, the surviving paths are traced from S4 to S4 and S3 in the past, and all the surviving paths are merged into S1 and S3 at time t = 1. The merge result is output as e14 to e17.

【００５０】最小パスメトリック選択パスメモリ回路３
１２は、最小パスメトリック検出回路３１３からの検出
データｄ１４〜ｄ１７を受けて生き残り状態情報として
プリセットする。ここで、図２１に示したトレリス線図
により動作を説明する。Minimum path metric selection path memory circuit 3
12 receives the detection data d14 to d17 from the minimum path metric detection circuit 313 and presets them as survival state information. Here, the operation will be described with reference to the trellis diagram shown in FIG.

【００５１】いま、時刻ｔ＝４における最小パスメトリ
ックがＳ４，２であると仮定すると、ｄ１４＝ｄ１５＝
ｄ１７＝０、また、ｄ１６＝１となり、初段に入力する
データｄ０〜ｄ７は、それぞれ「００１１００１０」と
なる。従って、データｄ１４〜ｄ１７が、機能ブロック
ＦＢ３１のＡＮＤ＋ＯＲデートを通過することによっ
て、「０００１」となり、更に、次のＡＮＤ＋ＯＲゲー
トを通過する毎に、「０００１」、「０１００」、「１
０００」となる。これは図２１において、Ｓ４，２から
生き残りパスを過去に辿って行くときに通過する状態Ｓ
３，３、Ｓ２，３、Ｓ１，１、Ｓ０，０を示す生き残り
状態情報「０００１」、「０００１」、「０１００」、
「１０００」に等しくなる。従って、ＡＮＤ＋ＯＲゲー
トを通る毎に、最小パスメトリックを持つ現在の状態か
ら生き残りパスを過去に辿って行った時のデータを得る
ことができ、データｅ２６，ｅ２７として出力する。Assuming that the minimum path metric at time t = 4 is S4,2, d14 = d15 =
Since d17 = 0 and d16 = 1, the data d0 to d7 input to the first stage are “00110010”. Therefore, the data d14 to d17 become "0001" by passing through the AND + OR date of the functional block FB31, and further, "0001", "0100", "1" each time when passing through the next AND + OR gate.
000 ". This is the state S that is passed when tracing the surviving path from S4, 2 in the past in FIG.
Survival status information "0001", "0001", "0100" indicating 3, 3, S2, 3, S1, 1, S0, 0,
It is equal to "1000". Therefore, every time the AND + OR gate is passed, the data when the surviving path is traced in the past can be obtained from the present state having the minimum path metric, and the data is output as the data e26 and e27.

【００５２】生き残り最小パスメトリックパス選択回路
３１４は、パスメモリ長の範囲内で生き残りパスを１つ
に収束する回路である。図１３に示すように、データｅ
１４〜ｅ１７のうち１つだけ「１」で他は「０」である
場合は、それを最終生き残り状態と判定してデータｅ
６，ｅ７を出力する。また、１つに収束しない場合は、
つまり、ｅ１４〜ｅ１７のうち２つ以上が「１」である
場合は、全ての現在の状態のうちパスメトリックが最小
値の状態から生き残ったパスを過去に辿って行き、パス
メモリ長の範囲内で１つの最小パスメトリックを持った
状態を最終生き残り状態と判定する。すなわち、図２１
の時刻ｔ＝１のように、Ｓ１，３にマージすればこれを
優先し、時刻ｔ＝２のように１つにマージしなければ最
小パスメトリック、例えばＳ２，３を選択することによ
り、過去の最も信頼できる状態を出力できる。The minimum survivor path metric path selection circuit 314 is a circuit that converges the surviving paths into one within the range of the path memory length. As shown in FIG. 13, data e
When only one of 14 to e17 is "1" and the other is "0", it is determined as the last surviving state and data e
6 and e7 are output. If it does not converge to one,
That is, when two or more of e14 to e17 are "1", the surviving paths are traced in the past from the state in which the path metric has the minimum value among all the current states, and within the range of the path memory length. The state with one minimum path metric is determined as the final surviving state. That is, FIG.
If it is merged with S1,3 as at time t = 1, priority is given to this, and if it is not merged as one at time t = 2, the minimum path metric, for example, S2,3 is selected. Can output the most reliable state of.

【００５３】次に、パスメモリ回路の第３の実施例のブ
ロック図を図１４に示す。Next, FIG. 14 shows a block diagram of a third embodiment of the path memory circuit.

【００５４】Ｄ−フリップフロップと機能ブロックＦＢ
３２とがそれぞれ１０段接続されて成る生き残りパス選
択パスメモリ回路３２１および最小パスメトリック選択
パスメモリ回路３２２と、最小パスメトリック検出回路
３１３と、生き残り状態情報出力回路３０２と、生き残
り最小パスメトリック選択回路３１４とを有している。D-flip-flop and functional block FB
A survivor path selection path memory circuit 321 and a minimum path metric selection path memory circuit 322, each of which is composed of 10 connected to each other 32, a minimum path metric detection circuit 313, a survivor state information output circuit 302, and a survivor minimum path metric selection circuit. 314 and.

【００５５】最小パスメトリック検出回路３１３は第２
の実施例で用いたものと同一であり、最小パスメトリッ
ク検出データｄ１４〜ｄ１７を生成して生き残り状態情
報出力回路３０２へ送出する。生き残り状態情報出力回
路３０２は、ランレングスリミテッド法則を考慮した生
き残り状態情報をｄ２４〜ｄ３１として出力する。ま
た、機能ブロックＦＢ３２には、Ｓｔ，１からＳｔ＋
１，２へ移行するメトリック、およびＳｔ，２からＳｔ
＋１，１へ移行するメトリックを消すため、ｄ２９、ｄ
２６に対応するゲートは常に閉じておき、また、生き残
り状態情報出力回路は、図１７に示すように、ｄ２９、
ｄ２６は「０」とし、残りは最小パスメトリック検出回
路が算出したデータを生き残り状態情報とする。The minimum path metric detection circuit 313 is the second
The minimum path metric detection data d14 to d17 are generated and sent to the survival state information output circuit 302, which is the same as that used in the embodiment. The survival state information output circuit 302 outputs the survival state information in consideration of the run length limited law as d24 to d31. The functional block FB32 includes St, 1 to St +.
Metrics that shift to 1, 2 and St, 2 to St
In order to erase the metric that shifts to +1,1, d29, d
The gate corresponding to 26 is always closed, and the survivor state information output circuit, as shown in FIG.
d26 is set to "0", and the rest is data calculated by the minimum path metric detection circuit as survival state information.

【００５６】さて、生き残りパス選択パスメモリ回路３
２１に入力するデータｄ４〜ｄ１１、すなわち生き残り
状態情報は、ｄ９、ｄ６は「０」で、他は全ビット
「１」がプリセットされている。またデータｄ０〜ｄ３
は生き残りパス情報である。Now, surviving path selection path memory circuit 3
In the data d4 to d11 to be input to the terminal 21, that is, the survival state information, d9 and d6 are "0", and all other bits are "1". Also, data d0 to d3
Is survivor path information.

【００５７】まず、図２１に示したトレリス線図によ
り、生き残りパス選択パスメモリ回路３２１の動作を説
明する。時刻ｔ＝４において、Ｓ４，０、Ｓ４，１、Ｓ
４，２、Ｓ４，３の生き残り状態情報は「１１１１」、
生き残りパス情報は「００１１」であるので、初段に入
力するデータｄ０〜ｄ１１は、それぞれ「００１１１１
１００１１１」となる。従って、データｄ０〜ｄ１１
が、図１０に示したような機能ブロックＦＢ３２のＡＮ
Ｄ＋ＯＲデートを通過することによって、「１０１１１
１００００１１」となり、更に、次のＡＮＤ＋ＯＲゲー
トを通過する毎に「００１１０００００１１１」、「０
０１０００００００１１」となる。これは図２１におい
て、Ｓ４，０〜Ｓ４，３から生き残りパスを過去に辿っ
て行き、時刻ｔ＝１で全ての生き残りパスがＳ１，３に
マージすることを示している。マージ結果をｅ１４〜ｅ
１７として出力する。First, the operation of the survivor path selection path memory circuit 321 will be described with reference to the trellis diagram shown in FIG. At time t = 4, S4, 0, S4, 1, S
Survival status information of 4, 2, S 4, 3 is “1111”,
Since the surviving path information is "0011", the data d0 to d11 input in the first stage are "001111".
100111 ". Therefore, the data d0 to d11
Is the AN of the functional block FB32 as shown in FIG.
By passing through the D + OR date, "10111
1000011 ”, and each time the next AND + OR gate is passed,“ 001100000011 ”and“ 0
0100000011 ”. This indicates that, in FIG. 21, the surviving paths are traced from S4 to S4 and S3 in the past, and all the surviving paths are merged into S1 and S3 at time t = 1. The merge result is e14 to e
Output as 17.

【００５８】最小パスメトリック選択パスメモリ回路３
２２は、生き残り状態情報出力回路３０２からのデータ
ｄ２４〜ｄ３１を受けて生き残り状態情報としてプリセ
ットする。ここで、図２１に示したトレリス線図により
動作を説明する。Minimum path metric selection path memory circuit 3
22 receives the data d24 to d31 from the survival state information output circuit 302 and presets them as survival state information. Here, the operation will be described with reference to the trellis diagram shown in FIG.

【００５９】いま、時刻ｔ＝４における最小パスメトリ
ックがＳ４，２であると仮定すると、ｄ２４〜ｄ２９＝
ｄ３１＝０、また、ｄ３０＝１となり、初段に入力する
データｄ０〜ｄ１１は、それぞれ「００１１０００００
１００」となる。従って、データｄ２４〜ｄ２７が、機
能ブロックＦＢ３２のＡＮＤ＋ＯＲデートを通過するこ
とによって、「０００１」となり、更に、次のＡＮＤ＋
ＯＲゲートを通過する毎に、「０００１」、「０１０
０」、「１０００」となる。これは図２１において、Ｓ
４，２から生き残りパスを過去に辿って行くときに通過
する状態Ｓ３，３、Ｓ２，３、Ｓ１，１、Ｓ０，０を示
す生き残り状態情報「０００１」、「０００１」、「０
１００」、「１０００」に等しくなる。従って、ＡＮＤ
＋ＯＲゲートを通る毎に、最小パスメトリックを持つ現
在の状態から生き残りパスを過去に辿って行った時のデ
ータを得ることができ、データｅ２６，ｅ２７として出
力する。Assuming that the minimum path metric at time t = 4 is S4,2, d24-d29 =
Since d31 = 0 and d30 = 1, the data d0 to d11 input to the first stage are respectively “001100000”.
100 ". Therefore, the data d24 to d27 become "0001" by passing through the AND + OR date of the functional block FB32, and further the next AND +
Each time the OR gate is passed, "0001", "010"
It becomes "0" and "1000". This is S in FIG.
Survival state information "0001", "0001", "0" indicating states S3, 3, S2, 3, S1, 1, S0, 0 that are passed when tracing the survivor path from 4, 4 to the past.
It becomes equal to 100 "and" 1000 ". Therefore, AND
Each time the + OR gate is passed, the data obtained when the surviving path is traced in the past can be obtained from the current state having the minimum path metric, and output as data e26 and e27.

【００６０】生き残り最小パスメトリックパス選択回路
３１４は、第２の実施例で用いたものと同一であり、パ
スメモリ長の範囲内で生き残りパスを１つに収束する。The survival minimum path metric path selection circuit 314 is the same as that used in the second embodiment, and converges the surviving paths into one within the range of the path memory length.

【００６１】ところで、ランレングスリミテッド法則を
考慮した生き残り状態情報ｄ２４〜ｄ３１を生成する生
き残り状態情報出力回路としては、図１８に示すような
回路で構成してもよい。この回路では、最小パスメトリ
ック検出データｄ１４〜ｄ１７およびアドレス制御回路
が送出するデータａ０〜ａ７を受けており、「１」、
「０」が各々必ず２ビット以上連続するので、データａ
０，ａ４＝「０１」の時、Ｓｔ，０においてポストカー
サが「０１」であれば、ｄ２４＝「０」としてプリカー
サ「０００」を選択しないようにし、また、Ｓｔ，０に
おいてポストカーサが「０１」であれば、ｄ２５＝
「０」としてプリカーサ「００１」を選択しないように
し、ａ５＝「１」の時、Ｓｔ，１においてポストカーサ
が「１」であれば、ｄ２７＝「０」としてプリカーサ
「０１１」を選択しないようにし、ａ６＝「０」の時、
Ｓｔ，２においてポストカーサが「０」であれば、ｄ２
８＝「０」としてプリカーサ「１００」を選択しないよ
うにし、ａ３，ａ７＝「１０」の時、Ｓｔ，３において
ポストカーサが「１０」であれば、ｄ３０＝「０」とし
てプリカーサ「１１０」を選択しないようにし、また、
Ｓｔ，３においてポストカーサが「１０」であれば、ｄ
３１＝「０」としてプリカーサ「１１１」を選択しない
ようにする。By the way, the survival state information output circuit for generating the survival state information d24 to d31 in consideration of the run length limited law may be configured by a circuit as shown in FIG. This circuit receives the minimum path metric detection data d14 to d17 and the data a0 to a7 sent from the address control circuit, and outputs "1",
Since "0" is always consecutive for 2 bits or more, data a
If the postcursor is “01” at St, 0 when 0, a4 = “01”, the precursor “000” is not selected as d24 = “0”, and the postcursor is “0” at St, 0. 01 ”, d25 =
Do not select the precursor "001" as "0", and do not select the precursor "011" as d27 = "0" if the postcursor is "1" at St, 1 when a5 = "1". And when a6 = "0",
If the postcursor is "0" at St, 2, d2
When 8 = “0”, the precursor “100” is not selected, and when a3, a7 = “10” and the postcursor is “10” at St, 3, d30 = “0” and the precursor “110”. Not select
If the postcursor is "10" at St, 3, d
31 = “0” and the precursor “111” is not selected.

【００６２】また、「１」、「０」が各々必ず３ビット
以上連続するランレングスリミテッド符号の場合には、
図１９に示すような生き残り状態情報出力回路を使用す
る。すなわち、ａ０，ａ４＝「０１」の時、Ｓｔ，０に
おいてポストカーサ「０１」であれば、ｄ２４＝「０」
としてプリカーサ「０００」を選択しないようにし、ａ
４＝「１」の時、Ｓｔ，０においてポストカーサ「１」
であれば、ｄ２５＝「０」としてプリカーサ「００１」
を選択しないようにし、ａ１，ａ５＝「０１」、「１
０」、「１１」の時、Ｓｔ，１においてポストカーサ
「０１」、「１０」、「１１」であれば、ｄ２７＝
「０」としてプリカーサ「０１１」を選択しないように
し、ａ２，ａ６＝「００」、「０１」、「１０」の時、
Ｓｔ，２においてポストカーサ「００」、「０１」、
「１０」であれば、ｄ２８＝「０」としてプリカーサ
「１００」を選択しないようにし、ａ７＝「０」の時、
Ｓｔ，３においてポストカーサ「０」であれば、ｄ３０
＝「０」としてプリカーサ「１１０」を選択しないよう
にし、ａ３，ａ７＝「１０」の時、Ｓｔ，３においてポ
ストカーサ「１０」であれば、ｄ３１＝「０」としてプ
リカーサ「１１１」を選択しないようにする。Further, in the case of a run length limited code in which "1" and "0" are always 3 bits or more,
A survival status information output circuit as shown in FIG. 19 is used. That is, when a0, a4 = “01”, and if the post cursor is “01” at St, 0, d24 = “0”.
Do not select the precursor "000" as
4 = “1”, Postcursor “1” at St, 0
If so, d25 = "0" and the precursor "001"
Is not selected, and a1, a5 = "01", "1"
If the post-cursor is "01", "10", or "11" at St, 1 when 0 "or" 11 ", d27 =
Do not select the precursor "011" as "0", and when a2, a6 = "00", "01", "10",
Post cursors “00”, “01”,
If it is "10", then d28 = "0" and the precursor "100" is not selected, and when a7 = "0",
If the post cursor is “0” at St, 3, d30
Do not select the precursor “110” as = “0”, and if a3 and a7 = “10” and the post-cursor is “10” at St, 3, select the precursor “111” as d31 = “0”. Try not to.

【００６３】[0063]

【発明の効果】以上説明したように本発明は、入力デー
タと推定入力データとの差を二乗してブランチメトリッ
クを算出し、またブランチメトリックからパスメトリッ
クを演算し、ビタビ復号方式によって生き残ったパスを
過去に辿って行き、１つに収束する最終生き残りパスを
判定し、また１つに収束しなければ、パスメモリ長の範
囲内で１つの最小パスメトリックを持ったパスを最終生
き残りパスと判定し、ポストカーサとプリカーサにより
生成した推定入力データを記憶するＤ−フリップフロッ
プを選択することにより、波形の直線歪のみならず非直
線歪を除去できる。また、ランレングスリミテッド符号
の場合は、符号の法則を考慮して選択するメトリックを
限定することにより、記録再生特性の時間変化に対しも
高速に追従でき、ビットエラーレートの低減を実現する
ことができる。As described above, according to the present invention, the difference between the input data and the estimated input data is squared to calculate the branch metric, the path metric is calculated from the branch metric, and the path that survives the Viterbi decoding method is calculated. , The final surviving path that converges to one is determined, and if it does not converge to one, the path with one minimum path metric within the range of the path memory length is determined to be the final surviving path. Then, by selecting the D-flip-flop that stores the estimated input data generated by the postcursor and the precursor, not only the linear distortion of the waveform but also the nonlinear distortion can be removed. Further, in the case of the run-length limited code, by limiting the metric to be selected in consideration of the law of the code, it is possible to follow the time change of the recording / reproducing characteristics at high speed, and the bit error rate can be reduced. it can.

[Brief description of drawings]

【図１】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.

【図２】図１に示した減算二乗回路を示すブロック図で
ある。FIG. 2 is a block diagram showing a subtraction square circuit shown in FIG.

【図３】図１に示した加算比較選択回路（ＡＣＳ）を示
すブロック図である。FIG. 3 is a block diagram showing an addition comparison selection circuit (ACS) shown in FIG.

【図４】図１に示したパスメモリ回路を示すブロック図
である。FIG. 4 is a block diagram showing the path memory circuit shown in FIG.

【図５】図４に示したパスメモリ機能ブロックＦＢ３１
の回路図である。5 is a block diagram of a path memory function block FB31 shown in FIG.
It is a circuit diagram of.

【図６】図１に示したアドレス制御回路を示すブロック
図である。6 is a block diagram showing an address control circuit shown in FIG. 1. FIG.

【図７】図１に示した判定帰還型等化回路を示すブロッ
ク図である。7 is a block diagram showing the decision feedback equalizer circuit shown in FIG. 1. FIG.

【図８】図７に示した推定入力データ記憶機能ブロック
ＦＢ５の回路図である。8 is a circuit diagram of an estimated input data storage functional block FB5 shown in FIG.

【図９】ランレングスリミテッド符号の場合に使用する
パスメモリ回路の第１の実施例を示すブロック図であ
る。FIG. 9 is a block diagram showing a first embodiment of a path memory circuit used in the case of a run length limited code.

【図１０】図９に示したパスメモリ機能ブロックＦＢ３
２の回路図である。10 is a block diagram of the path memory functional block FB3 shown in FIG.
2 is a circuit diagram of FIG.

【図１１】ランレングスリミテッド符号の場合に使用す
るパスメモリ回路の第２の実施例を示すブロック図であ
る。FIG. 11 is a block diagram showing a second embodiment of the path memory circuit used in the case of the run length limited code.

【図１２】図１１に示した最小パスメトリック検出回路
の一例を示す回路図である。12 is a circuit diagram showing an example of a minimum path metric detection circuit shown in FIG.

【図１３】図１１に示した生き残り最小パスメトリック
選択回路の一例を示す回路図である。13 is a circuit diagram showing an example of a survival minimum path metric selection circuit shown in FIG.

【図１４】ランレングスリミテッド符号の場合に使用す
るパスメモリ回路の第３の実施例を示すブロック図であ
る。FIG. 14 is a block diagram showing a third embodiment of the path memory circuit used in the case of the run length limited code.

【図１５】図９に示した生き残り状態情報出力回路の一
例を示す回路図である。15 is a circuit diagram showing an example of a survival state information output circuit shown in FIG.

【図１６】図９に示した生き残り状態情報出力回路の一
例を示す回路図である。16 is a circuit diagram showing an example of a survival state information output circuit shown in FIG.

【図１７】図１４に示した生き残り状態情報出力回路の
一例を示す回路図である。17 is a circuit diagram showing an example of a survival state information output circuit shown in FIG.

【図１８】図１４に示した生き残り状態情報出力回路の
一例を示す回路図である。18 is a circuit diagram showing an example of a survival state information output circuit shown in FIG.

【図１９】図１４に示した生き残り状態情報出力回路の
一例を示す回路図である。19 is a circuit diagram showing an example of a survival state information output circuit shown in FIG.

【図２０】本実施例の動作を説明するためのトレリス線
図である。FIG. 20 is a trellis diagram for explaining the operation of the present embodiment.

【図２１】ランレングスリミテッド符号の場合の動作を
説明するためのトレリス線図である。FIG. 21 is a trellis diagram for explaining the operation in the case of the run length limited code.

【図２２】ランレングスリミテッド符号の場合のブラン
チメトリックの一例を示す図である。[Fig. 22] Fig. 22 is a diagram illustrating an example of a branch metric in the case of a run length limited code.

【図２３】ランレングスリミテッド符号の場合のブラン
チメトリックの一例を示す図である。FIG. 23 is a diagram showing an example of a branch metric in the case of a run length limited code.

[Explanation of symbols]

１減算二乗回路２加算比較選択回路３パスメモリ回路４アドレス制御回路５判定帰還等化回路６遅延回路Ｄ０入力データＤ１推定入力データＤ２ブランチメトリックＤ３生き残りパス情報Ｄ４生き残り状態情報Ｄ５制御データ 1 Subtraction Square Circuit 2 Addition Comparison Selection Circuit 3 Path Memory Circuit 4 Address Control Circuit 5 Decision Feedback Equalization Circuit 6 Delay Circuit D0 Input Data D1 Estimated Input Data D2 Branch Metric D3 Survival Path Information D4 Survival State Information D5 Control Data

Claims

[Claims]

1. Distortion of an m (m is an integer of 2 or more) bit precursor and an n (n is an integer of 2 or more) bit postcursor of a digital binary signal which is distorted by noise, intersymbol interference or the like. In an automatic equalizer that removes and determines a correct code, a subtraction square circuit that calculates the difference between input data and estimated input data and squares to calculate a branch metric, and a path metric from the branch metric to survive. An addition / comparison / selection circuit for determining a path and generating survivor path information, and storing the survivor path information,
A path memory circuit that determines the most probable surviving path and sends it as surviving state information, and receives the surviving path information and the surviving state information to generate a postcursor component one clock and two clocks before the current input data, Further, an address control circuit that generates a postcursor component and a precursor component of the estimated input data and sends it as control data, a delay circuit that gives a predetermined delay to the input data, and an input data delayed by the delay circuit Decision feedback equalization having a flip-flop circuit for storing, selecting the flip-flop circuit according to control data from the address control circuit to store the delayed input data and sending out the estimated input data An automatic equalizer, comprising: a circuit.

2. The automatic equalizer according to claim 1, wherein the addition / comparison / selection circuit processes the path metric from the branch metric according to the relative value of each path metric.

3. The path memory circuit has k (k is an integer of 2 or more) stages of path memory functional blocks, and 2 ⁿ⁻¹ survivor paths calculated at each time are spread over k stages. 1 by memorizing and tracing the survivor path sequentially
The automatic equalizer according to claim 1, wherein the three surviving paths are determined, and when the paths are not merged at k stages, the data is tentatively determined and output.

4. The automatic equalizer according to claim 1, wherein the decision feedback equalization circuit includes 2 ^{(m + n)} flip-flop circuits.

5. The automatic equalizer according to claim 1,
In the case of the run-length limited code in which “1” and “0” are always consecutive for 2 bits or more, the path memory circuit, when the path metric is represented by St, p (t is time, p is state number), Select a metric that estimates the precursor as “000” and shifts from St, 0 to St + 1,0, and estimates the precursor as “001” and shifts to St + 1,1 and also estimates the precursor as “011”. , The metric that shifts from St, 1 to St + 1,3, and the precursor is estimated to be "100", and St, 2 to St + 1,
Set the metric that moves to 0 and the precursor to "11
Select only the metric that estimates "0" and shifts from St, 3 to St + 1,2, and estimates the precursor as "111" and shifts to St + 1,3, and traces all surviving paths in the past, If it converges to one within the range of the path memory length, that path is judged as the last surviving path, and if it does not converge to one, the path that survived from the state with the minimum path metric among all the current states An automatic equalizer characterized in that a path having one minimum path metric within a range of a path memory length is determined as a final survivor path by tracing the past.

6. The automatic equalizer according to claim 5, wherein the path memory circuit estimates that the postcursor is "01" and the precursor is "000", and that St, 0 to St + 1,0.
And the post-cursor is estimated as "01", the precursor is estimated as "001", and the metric to shift to St + 1,1 and the post-cursor is estimated as "01", "11" and the precursor is "011". St, 1 to St + 1,
The metric to shift to 3 is not selected, and the post-cursors are "00" and "10" and the precursor is "100".
It is estimated that the metric to shift from St, 2 to St + 1,0, the postcursor is "10", the precursor is estimated to be "110", and the shift is from St, 3 to St + 1,2, and the postcursor is "10". , And the precursor is "1.
An automatic equalizer characterized by not selecting a metric that is estimated to be 11 "and moves to St + 1,3.

7. The automatic equalizer according to claim 5, wherein the path memory circuit estimates that the postcursor is "01" and the precursor is "000", and that St, 0 to St + 1,0.
And move to post-cursor "01", "11",
The metric for estimating the precursor as “001” and shifting to St + 1,1 is not selected, and the postcursor is set as “0”.
1 ”,“ 10 ”,“ 11 ”, the metric of estimating the precursor as“ 011 ”and shifting from St, 1 to St + 1, 3 and the postcursor as“ 00 ”,“ 01 ”,“ 1 ”.
0 ", the metric of estimating the precursor as" 100 "and shifting from St, 2 to St + 1,0, and the postcursor as" 00 "," 10 "and the precursor of" 110 "as estimated from St, 3 An automatic equalizer characterized in that a metric that shifts to St + 1, 2 and postcursor is estimated as "10" and a precursor is estimated as "111" and shifts to St + 1, 3 is not selected.