JPH0612601B2 - アクセス可能メモリパツクホルダ - Google Patents
アクセス可能メモリパツクホルダInfo
- Publication number
- JPH0612601B2 JPH0612601B2 JP60036982A JP3698285A JPH0612601B2 JP H0612601 B2 JPH0612601 B2 JP H0612601B2 JP 60036982 A JP60036982 A JP 60036982A JP 3698285 A JP3698285 A JP 3698285A JP H0612601 B2 JPH0612601 B2 JP H0612601B2
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- JP
- Japan
- Prior art keywords
- memory pack
- memory
- ram
- pack holder
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- Calculators And Similar Devices (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、複数のメモリパックを着脱自在に収納してな
るアクセス可能メモリパックホルダに関する。
るアクセス可能メモリパックホルダに関する。
近年、小型電子式計算機等においては、複数のメモリパ
ックを任意に着脱できるようにしたものがある。このよ
うにメモリパックの着脱を可能とすることにより、各種
メモリパックの中から所望のプログラムを記憶している
メモリパックを選択して使用でき、処理能力を拡大する
ことができる。しかして、上記メモリパックとしては、
RAMをカード状に構成したRAMカードがある。このRAMカ
ードは、電池を内蔵しており、計算機本体から取出した
場合もメモリ内容をバックアップするように構成されて
いる。この場合、バックアップ用電池は、カードケース
に収納されるため非常に薄く形成され、小型で容量が小
さい。このためRAMカードを計算機本体から取外した状
態で放置しておくと、徐々に電圧が低下してやがてメモ
リ破壊を起す虞れがある。このため本出願人は、RAMカ
ードを収納してそのメモリ内容をバックアップするメモ
リパックホルダを考案し、先に出願（実願昭59-30157
号）した。このメモリパックホルダによれば、複数のメ
モリパックを収納し、メモリパック内の電池を使用する
ことなく確実にバックアップでき、かつ、メモリの損傷
等を防止することができる。しかし、上記メモリパック
ホルダにおいては、メモリパックの内容を確認する場合
あるいはメモリパックを実際に使用する場合には、所望
のメモリパックをメモリパックホルダから取出して計算
機本体に装着しなければならず、その操作が面倒である
という問題がある。
ックを任意に着脱できるようにしたものがある。このよ
うにメモリパックの着脱を可能とすることにより、各種
メモリパックの中から所望のプログラムを記憶している
メモリパックを選択して使用でき、処理能力を拡大する
ことができる。しかして、上記メモリパックとしては、
RAMをカード状に構成したRAMカードがある。このRAMカ
ードは、電池を内蔵しており、計算機本体から取出した
場合もメモリ内容をバックアップするように構成されて
いる。この場合、バックアップ用電池は、カードケース
に収納されるため非常に薄く形成され、小型で容量が小
さい。このためRAMカードを計算機本体から取外した状
態で放置しておくと、徐々に電圧が低下してやがてメモ
リ破壊を起す虞れがある。このため本出願人は、RAMカ
ードを収納してそのメモリ内容をバックアップするメモ
リパックホルダを考案し、先に出願（実願昭59-30157
号）した。このメモリパックホルダによれば、複数のメ
モリパックを収納し、メモリパック内の電池を使用する
ことなく確実にバックアップでき、かつ、メモリの損傷
等を防止することができる。しかし、上記メモリパック
ホルダにおいては、メモリパックの内容を確認する場合
あるいはメモリパックを実際に使用する場合には、所望
のメモリパックをメモリパックホルダから取出して計算
機本体に装着しなければならず、その操作が面倒である
という問題がある。
本発明は上記の点に鑑みなされたもので、複数のメモリ
パックを収納してバックアップ動作を行ない得ると共
に、RAMカードをメモリパックホルダに収納した状態で
計算機本体に接続してアクセスすることができるアクセ
ス可能メモリパックホルダを提供することを目的とす
る。
パックを収納してバックアップ動作を行ない得ると共
に、RAMカードをメモリパックホルダに収納した状態で
計算機本体に接続してアクセスすることができるアクセ
ス可能メモリパックホルダを提供することを目的とす
る。
本発明は、複数のメモリパックを収納できるメモリパッ
クホルダにおいて、メモリパックホルダと計算機本体と
をケーブルを介して接続し、メモリパックをメモリパッ
クホルダに収納した状態でアクセスできるように構成し
たものである。
クホルダにおいて、メモリパックホルダと計算機本体と
をケーブルを介して接続し、メモリパックをメモリパッ
クホルダに収納した状態でアクセスできるように構成し
たものである。
以化図面を参照して本発明の実施例を説明する。第１図
はメモリパックホルダの外観構成を示したもので、１は
メモリパックホルダ本体である。このメモリパックホル
ダ本体１は、複数の基板２ａ，２ｂ…によりブック状に
形成されており、複数のメモリパック例えばRAMカード
が収納できるようになっている。そして、最初の基板２
ａの見開き部分にバッテリチェック用のLED３，RAMカー
ドセレクトスイッチ４，アクセススイッチ５が設けられ
ると共に、その下側にコネクタ部６が設けられる。上記
セレクトスイッチ４は、例えばスライドスイッチにより
構成され、基板２ａに形成した溝７に沿って操作子４ａ
がスライドできるようになっている。そして、上記溝７
の下側には例えば１〜８のRAMカードNo.が付され、上記
操作子４ａのスライド操作により８枚のRAMカードの中
から任意のカードを選択指定できるようになっている。
はメモリパックホルダの外観構成を示したもので、１は
メモリパックホルダ本体である。このメモリパックホル
ダ本体１は、複数の基板２ａ，２ｂ…によりブック状に
形成されており、複数のメモリパック例えばRAMカード
が収納できるようになっている。そして、最初の基板２
ａの見開き部分にバッテリチェック用のLED３，RAMカー
ドセレクトスイッチ４，アクセススイッチ５が設けられ
ると共に、その下側にコネクタ部６が設けられる。上記
セレクトスイッチ４は、例えばスライドスイッチにより
構成され、基板２ａに形成した溝７に沿って操作子４ａ
がスライドできるようになっている。そして、上記溝７
の下側には例えば１〜８のRAMカードNo.が付され、上記
操作子４ａのスライド操作により８枚のRAMカードの中
から任意のカードを選択指定できるようになっている。
又、次の基板２ｂ…以降には例えば右頁の上段と下段に
それぞれRAMカード収納部８が設けられる。上記RAMカー
ド収納部８には、例えばその左半分を覆うように蓋体９
が設けられ、この蓋体９によってRAMカード１０を所定
位置に保持するようになっている。また、RAMカード収
納部８には、RAMカード１０に接続する端子部（図示せ
ず）が設けられている。上記RAMカード収納部８は、例
えば８個設けられ、１〜８のRAMカードNo.が付される。
また、上記メモリパックホルダ本体１には、中心軸部に
円筒状のバッテリホルダ１１が設けられ、このバッテリ
ホルダ１１内にバックアップ用電池が収納される。しか
して、上記のように構成されたメモリパックホルダは、
コネクタ部６よりケーブル１２及びコネクタ部３０を介
して例えばポケットコンピュータ等の計算機本体１３に
接続される。
それぞれRAMカード収納部８が設けられる。上記RAMカー
ド収納部８には、例えばその左半分を覆うように蓋体９
が設けられ、この蓋体９によってRAMカード１０を所定
位置に保持するようになっている。また、RAMカード収
納部８には、RAMカード１０に接続する端子部（図示せ
ず）が設けられている。上記RAMカード収納部８は、例
えば８個設けられ、１〜８のRAMカードNo.が付される。
また、上記メモリパックホルダ本体１には、中心軸部に
円筒状のバッテリホルダ１１が設けられ、このバッテリ
ホルダ１１内にバックアップ用電池が収納される。しか
して、上記のように構成されたメモリパックホルダは、
コネクタ部６よりケーブル１２及びコネクタ部３０を介
して例えばポケットコンピュータ等の計算機本体１３に
接続される。
次に上記メモリパックホルダ本体１内に設けられるメモ
リパック制御回路２０及び計算機本体１３の回路構成に
ついて第２図により説明する。まず、メモリパックホル
ダ本体１に設けられるメモリパック制御回路２０の構成
について説明する。上記セレクトスイッチ４は３ビット
の出力ラインを備えており、その３ビットのセレクト信
号Ｄ１，Ｄ２，Ｄ３がデコーダ２１へ送られる。このデ
コーダ２１は、セレクトスイッチ４からのセレクト信号
Ｄ１，Ｄ２，Ｄ３をデコードして01〜08の出力端子から
RAMカード選択信号を出力する。このRAMカード選択信号
は、メモリパックホルダ本体１に収納されるRAMカード
１０１〜１０８のチップイネーブル端子▲▼に入力
される。またRAMカード１０１〜１０８は、VDDライン２
２，接地ライン２３，データバスDB，アドレスバスAB，
リード／ライト信号ライン２４に各対応端子がそれぞれ
接続される。また、上記データバスDB，アドレスバスA
B，リード／ライト信号ライン２４は、それぞれ抵抗Ｒ
１，Ｒ２，Ｒ３を介して接地ライン２３に接続される。
そして、上記VDDライン２２は、バッテリホルダ１１に
収納されるバックアップ用電池２５の＋電極に接続さ
れ、接地ライン２３は抵抗Ｒ４及びダイオード２６を介
してバックアップ用電池２５の−電極に接続される。こ
のバックアップ用電池２５の電圧は、RAMカード１０１
〜１０８内に設けられるバックアップ用電池の電圧より
も少し高い値に設定される。また、上記VDDライン２２
は、抵抗Ｒ５及びコンデンサＣ１を並列に介して上記ダ
イオード２６及び抵抗Ｒ４との接続点に接続されると共
に、アクセススイッチ５の可動接点５ｃに接続される。
このアクセススイッチ５は、切換え接点５ａ，５ｂを備
えており、これらの接点５ａ，５ｂは抵抗Ｒ６，Ｒ７を
介して接地ライン２３に接続されると共に、ノアゲート
２７ａ，２７ｂからなるラッチ回路２７の入力端子にそ
れぞれ接続される。そして、上記ノアゲート２７ａの出
力はデコーダ２１のイネーブル端子▲▼に接続さ
れ、ノアゲート２７ｂの出力は、信号ライン２８を介し
てコネクタ部６に接続される。また、デコーダ２１のイ
ネーブル端子▲▼は、抵抗Ｒ８を介してVDDライン
２２に接続されると共に、信号ライン２９を介してコネ
クタ部６に接続される。更に、このコネクタ部６には、
上記VDDライン２２，接地ライン２３，リード／ライン
信号ライン２４，データバスDB，アドレスバスABが接続
される。そして、上記コネクタ部６は、ケーブル１２及
びコネクタ部３０を介して計算機本体１３に接続され
る。
リパック制御回路２０及び計算機本体１３の回路構成に
ついて第２図により説明する。まず、メモリパックホル
ダ本体１に設けられるメモリパック制御回路２０の構成
について説明する。上記セレクトスイッチ４は３ビット
の出力ラインを備えており、その３ビットのセレクト信
号Ｄ１，Ｄ２，Ｄ３がデコーダ２１へ送られる。このデ
コーダ２１は、セレクトスイッチ４からのセレクト信号
Ｄ１，Ｄ２，Ｄ３をデコードして01〜08の出力端子から
RAMカード選択信号を出力する。このRAMカード選択信号
は、メモリパックホルダ本体１に収納されるRAMカード
１０１〜１０８のチップイネーブル端子▲▼に入力
される。またRAMカード１０１〜１０８は、VDDライン２
２，接地ライン２３，データバスDB，アドレスバスAB，
リード／ライト信号ライン２４に各対応端子がそれぞれ
接続される。また、上記データバスDB，アドレスバスA
B，リード／ライト信号ライン２４は、それぞれ抵抗Ｒ
１，Ｒ２，Ｒ３を介して接地ライン２３に接続される。
そして、上記VDDライン２２は、バッテリホルダ１１に
収納されるバックアップ用電池２５の＋電極に接続さ
れ、接地ライン２３は抵抗Ｒ４及びダイオード２６を介
してバックアップ用電池２５の−電極に接続される。こ
のバックアップ用電池２５の電圧は、RAMカード１０１
〜１０８内に設けられるバックアップ用電池の電圧より
も少し高い値に設定される。また、上記VDDライン２２
は、抵抗Ｒ５及びコンデンサＣ１を並列に介して上記ダ
イオード２６及び抵抗Ｒ４との接続点に接続されると共
に、アクセススイッチ５の可動接点５ｃに接続される。
このアクセススイッチ５は、切換え接点５ａ，５ｂを備
えており、これらの接点５ａ，５ｂは抵抗Ｒ６，Ｒ７を
介して接地ライン２３に接続されると共に、ノアゲート
２７ａ，２７ｂからなるラッチ回路２７の入力端子にそ
れぞれ接続される。そして、上記ノアゲート２７ａの出
力はデコーダ２１のイネーブル端子▲▼に接続さ
れ、ノアゲート２７ｂの出力は、信号ライン２８を介し
てコネクタ部６に接続される。また、デコーダ２１のイ
ネーブル端子▲▼は、抵抗Ｒ８を介してVDDライン
２２に接続されると共に、信号ライン２９を介してコネ
クタ部６に接続される。更に、このコネクタ部６には、
上記VDDライン２２，接地ライン２３，リード／ライン
信号ライン２４，データバスDB，アドレスバスABが接続
される。そして、上記コネクタ部６は、ケーブル１２及
びコネクタ部３０を介して計算機本体１３に接続され
る。
しかして、上記計算機本体１３は、CPU３１を備えてお
り、このCPU３１にデータバスDB，アドレスバスAB，リ
ード／ライト信号ライン２４を介してRAM３２及びコネ
クタ部３０が接続される。また、CPU３１は、信号ライ
ン２９を介してコネクタ部３０に接続されると共に、オ
ア回路３３を介してRAM３２のチップイネーブル端子▲
▼に接続される。更に、このチップイネーブル端子
▲▼には、エモリパック制御回路２０から信号ライ
ン２８を介して送られてくる信号が上記オア回路３３を
介して入力される。また、上記RAM３２の電源端子はVDD
ライン２２を介して電池３４の＋電極に接続され、接地
端子はダイオード３５を介して電池３４の−電極に接続
される。この電池３４の電圧は、メモリパックホルダ本
体１に設けられるバックアップ用電池２５の電圧よりも
少し高い値に設定される。そして、上記VDDライン２２
と接地ライン２３との間にコンデンサＣ２及び抵抗Ｒ９
が並列に接続される。更に上記VDDライン２２及び接地
ライン２３は、コネクタ部３０に接続されると共に、接
地ライン２３と信号ライン２８との間に抵抗Ｒ１０が接
続される。
り、このCPU３１にデータバスDB，アドレスバスAB，リ
ード／ライト信号ライン２４を介してRAM３２及びコネ
クタ部３０が接続される。また、CPU３１は、信号ライ
ン２９を介してコネクタ部３０に接続されると共に、オ
ア回路３３を介してRAM３２のチップイネーブル端子▲
▼に接続される。更に、このチップイネーブル端子
▲▼には、エモリパック制御回路２０から信号ライ
ン２８を介して送られてくる信号が上記オア回路３３を
介して入力される。また、上記RAM３２の電源端子はVDD
ライン２２を介して電池３４の＋電極に接続され、接地
端子はダイオード３５を介して電池３４の−電極に接続
される。この電池３４の電圧は、メモリパックホルダ本
体１に設けられるバックアップ用電池２５の電圧よりも
少し高い値に設定される。そして、上記VDDライン２２
と接地ライン２３との間にコンデンサＣ２及び抵抗Ｒ９
が並列に接続される。更に上記VDDライン２２及び接地
ライン２３は、コネクタ部３０に接続されると共に、接
地ライン２３と信号ライン２８との間に抵抗Ｒ１０が接
続される。
次に上記実施例の動作を説明する。メモリパックホルダ
本体１を単独で使用している場合、つまり、計算機本体
１３を接続していない場合には、バックアップ用電池２
５の端子電圧がRAMカード１０１〜１０８に供給されて
そのバックアップが行なわれる。すなわち、RAMカード
１０１〜１０８に内蔵しているバックアップ用電池は、
メモリパックホルダ本体１のバックアップ用電池２５よ
り電圧が低く設定されているので、メモリパックホルダ
本体１に収納されると、その回路がオフされてバックア
ップ用電池２５によりバックアップされる。また、上記
のように計算機本体１３が接続されていない場合には、
VDDライン２２から抵抗Ｒ８を介してデコーダ２１のイ
ネーブル端子▲▼にハイレベル信号Ｈが与えられ
る。デコーダ２１は、イネーブル端子▲▼にハイレ
ベル信号Ｈが与えられると、他の信号入力とは無関係に
第３図に示すように出力端子01〜08の出力が全てハイレ
ベルＨとなり、RAMカード１０１〜１０８を全て非選択
状態に保持する。
本体１を単独で使用している場合、つまり、計算機本体
１３を接続していない場合には、バックアップ用電池２
５の端子電圧がRAMカード１０１〜１０８に供給されて
そのバックアップが行なわれる。すなわち、RAMカード
１０１〜１０８に内蔵しているバックアップ用電池は、
メモリパックホルダ本体１のバックアップ用電池２５よ
り電圧が低く設定されているので、メモリパックホルダ
本体１に収納されると、その回路がオフされてバックア
ップ用電池２５によりバックアップされる。また、上記
のように計算機本体１３が接続されていない場合には、
VDDライン２２から抵抗Ｒ８を介してデコーダ２１のイ
ネーブル端子▲▼にハイレベル信号Ｈが与えられ
る。デコーダ２１は、イネーブル端子▲▼にハイレ
ベル信号Ｈが与えられると、他の信号入力とは無関係に
第３図に示すように出力端子01〜08の出力が全てハイレ
ベルＨとなり、RAMカード１０１〜１０８を全て非選択
状態に保持する。
しかして、上記メモリパックホルダ本体１と計算機本体
１３とをケーブル１２により接続すると、計算機本体１
３内の電池３４がVDDライン２２及び接地ライン２３を
介してメモリパック制御回路２０に供給される。この場
合、計算機本体１３内の電池３４の電圧がメモリパック
ホルダ本体１内のバックアップ用電池２５の電圧より高
く設定されているので、ダイオード２６がオフし、バッ
クアップ用電池２５に代わって計算機本体１３の電池３
４の電圧がRAMカード１０１〜１０８にバックアップ電
圧として供給される。そして、上記のようにメモリパッ
クホルダ本体１と計算機本体１３とをケーブル１２によ
り接続しな状態において、メモリパックホルダ本体１に
収納したRAMカード１０１〜１０８をアクセスしない場
合は、アクセススイッチ５の可動接点５ｃを接点５ｂ側
（OFF側）に切換えておく。アクセススイッチ５が接点
５ｂ側に切換えられている場合、ラッチ回路２７のノア
ゲート２７ａの入力は接地レベル（ローレベル）とな
り、ノアゲート２７ａの出力端よりハイレベル信号Ｈが
出力され、デコーダ２１のイネーブル端子▲▼に入
力される。デコーダ２１は、イネーブル端子▲▼に
ハイレベル信号Ｈが入力されると、第３図に示すように
セレクトスイッチ４からのセレクト信号Ｄ１，Ｄ２，Ｄ
３に無関係に出力端子01〜08からハイレベル信号Ｈを出
力し、RAMカード１０１〜１０８を非選択状態に保持す
る。このため計算機本体１３からメモリパック制御回路
２０にアクセス信号が送られてきても、RAMカード１０
１〜１０８はアクセスされない。また、上記のようにア
クセススイッチ５をOFFしている場合には、ラッチ回路
２７のノアゲート２７ｂからローレベル信号Ｌが出力さ
れ、信号ライン２８により計算機本体１３へ送られ、オ
ア回路３３を介してRAM３２のチップイネーブル端子▲
▼に入力される。このため計算機本体１３において
は、RAM３２のアクセスが可能になる。
１３とをケーブル１２により接続すると、計算機本体１
３内の電池３４がVDDライン２２及び接地ライン２３を
介してメモリパック制御回路２０に供給される。この場
合、計算機本体１３内の電池３４の電圧がメモリパック
ホルダ本体１内のバックアップ用電池２５の電圧より高
く設定されているので、ダイオード２６がオフし、バッ
クアップ用電池２５に代わって計算機本体１３の電池３
４の電圧がRAMカード１０１〜１０８にバックアップ電
圧として供給される。そして、上記のようにメモリパッ
クホルダ本体１と計算機本体１３とをケーブル１２によ
り接続しな状態において、メモリパックホルダ本体１に
収納したRAMカード１０１〜１０８をアクセスしない場
合は、アクセススイッチ５の可動接点５ｃを接点５ｂ側
（OFF側）に切換えておく。アクセススイッチ５が接点
５ｂ側に切換えられている場合、ラッチ回路２７のノア
ゲート２７ａの入力は接地レベル（ローレベル）とな
り、ノアゲート２７ａの出力端よりハイレベル信号Ｈが
出力され、デコーダ２１のイネーブル端子▲▼に入
力される。デコーダ２１は、イネーブル端子▲▼に
ハイレベル信号Ｈが入力されると、第３図に示すように
セレクトスイッチ４からのセレクト信号Ｄ１，Ｄ２，Ｄ
３に無関係に出力端子01〜08からハイレベル信号Ｈを出
力し、RAMカード１０１〜１０８を非選択状態に保持す
る。このため計算機本体１３からメモリパック制御回路
２０にアクセス信号が送られてきても、RAMカード１０
１〜１０８はアクセスされない。また、上記のようにア
クセススイッチ５をOFFしている場合には、ラッチ回路
２７のノアゲート２７ｂからローレベル信号Ｌが出力さ
れ、信号ライン２８により計算機本体１３へ送られ、オ
ア回路３３を介してRAM３２のチップイネーブル端子▲
▼に入力される。このため計算機本体１３において
は、RAM３２のアクセスが可能になる。
一方、メモリパックホルダ本体１に収納したRAMカード
１０１〜１０８を計算機本体１３によりアクセスする場
合には、アクセススイッチ５を接点５ａ側（ＯＮ側）に
切換える。アクセススイッチ５がＯＮ側に切換えられる
と、ラッチ回路２７はノアゲート２７ａの出力がローレ
ベルとなり、デコーダ２１のイネーブル端子▲▼に
入力される。このデコーダ２１は、ラッチ回路２７から
イネーブル信号が与えられるている状態で、CPU３１か
ら信号ライン２９を介してイネーブル信号がイネーブル
端子▲▼に与えられると、セレクトスイッチ４から
のセレクト信号Ｄ１，Ｄ２，Ｄ３をデコードしてRAMカ
ード１０１〜１０８を選択指定する。すなわち、デコー
ダ２１は、セレクトスイッチ４からの信号Ｄ１，Ｄ２，
Ｄ３に応じて出力端子01〜08の何れかからローレベル信
号Ｌを出力し、RAMカード１０１〜１０８の１つを選択
指定する。従って、セレクトスイッチ４の操作子４ａを
所望のRAMNo.の位置にスライド移動することにより、そ
のNo.に対応するRAMカード１０１〜１０８を指定するこ
とができる。また、このときラッチ回路２７のノアゲー
ト２７ｂの出力はハイレベルＨとなり、信号ライン２８
及びオア回路３３を介してRAM３２のチップイネーブル
端子▲▼に入力し、このRAM３２を非選択状態に保
持する。このためRAMカード１０１〜１０８のうち、セ
レクトスイッチ４により指定されてるRAMがCPU３１によ
りアクセスされる。
１０１〜１０８を計算機本体１３によりアクセスする場
合には、アクセススイッチ５を接点５ａ側（ＯＮ側）に
切換える。アクセススイッチ５がＯＮ側に切換えられる
と、ラッチ回路２７はノアゲート２７ａの出力がローレ
ベルとなり、デコーダ２１のイネーブル端子▲▼に
入力される。このデコーダ２１は、ラッチ回路２７から
イネーブル信号が与えられるている状態で、CPU３１か
ら信号ライン２９を介してイネーブル信号がイネーブル
端子▲▼に与えられると、セレクトスイッチ４から
のセレクト信号Ｄ１，Ｄ２，Ｄ３をデコードしてRAMカ
ード１０１〜１０８を選択指定する。すなわち、デコー
ダ２１は、セレクトスイッチ４からの信号Ｄ１，Ｄ２，
Ｄ３に応じて出力端子01〜08の何れかからローレベル信
号Ｌを出力し、RAMカード１０１〜１０８の１つを選択
指定する。従って、セレクトスイッチ４の操作子４ａを
所望のRAMNo.の位置にスライド移動することにより、そ
のNo.に対応するRAMカード１０１〜１０８を指定するこ
とができる。また、このときラッチ回路２７のノアゲー
ト２７ｂの出力はハイレベルＨとなり、信号ライン２８
及びオア回路３３を介してRAM３２のチップイネーブル
端子▲▼に入力し、このRAM３２を非選択状態に保
持する。このためRAMカード１０１〜１０８のうち、セ
レクトスイッチ４により指定されてるRAMがCPU３１によ
りアクセスされる。
以上詳記したように本発明によれば、メモリパックホル
ダに収納したメモリパックをそのままの状態で計算機本
体側よりアクセスできるので、メモリパックを使用する
際にその都度メモリパックホルダから取外して計算機本
体に装着するという手間を省略することができる。ま
た、アドレス線を増加することなく多段のメモリをアク
セスでき、メモリ容量の拡張を極めて容易に行なうこと
できる。
ダに収納したメモリパックをそのままの状態で計算機本
体側よりアクセスできるので、メモリパックを使用する
際にその都度メモリパックホルダから取外して計算機本
体に装着するという手間を省略することができる。ま
た、アドレス線を増加することなく多段のメモリをアク
セスでき、メモリ容量の拡張を極めて容易に行なうこと
できる。
図面は本発明の一実施例を示すもので、第１図はメモリ
パックホルダ及び計算機本体の外観構成を示す斜視図、
第２図はメモリパックホルダに設けられるメモリパック
制御回路及び計算機本体の回路構成を示すブロック図、
第３図は上記メモリパック制御回路におけるデコーダの
入力データと出力データとの関係を示す図である。 １……メモリパックホルダ本体、２ａ，２ｂ……基板、
３……LED、４……セレクトスイッチ、４ａ……操作
子、５……アクセススイッチ、６……コネクタ部、７…
…溝、８……RAMカード収納部、９……蓋体、１０，１
０１〜１０８……RAMカード、１１……バッテリホル
ダ、１２……ケーブル、１３……計算機本体、２０……
メモリパック制御回路、２１……デコーダ、２５，３４
……バックアップ用電池、３１……CPU、３２……RAM。
パックホルダ及び計算機本体の外観構成を示す斜視図、
第２図はメモリパックホルダに設けられるメモリパック
制御回路及び計算機本体の回路構成を示すブロック図、
第３図は上記メモリパック制御回路におけるデコーダの
入力データと出力データとの関係を示す図である。 １……メモリパックホルダ本体、２ａ，２ｂ……基板、
３……LED、４……セレクトスイッチ、４ａ……操作
子、５……アクセススイッチ、６……コネクタ部、７…
…溝、８……RAMカード収納部、９……蓋体、１０，１
０１〜１０８……RAMカード、１１……バッテリホル
ダ、１２……ケーブル、１３……計算機本体、２０……
メモリパック制御回路、２１……デコーダ、２５，３４
……バックアップ用電池、３１……CPU、３２……RAM。
Claims (1)
- 【請求項１】複数のメモリパックを着脱自在に収納する
メモリパックホルダ本体と、このメモリパックホルダ本
体に収納されるメモパックに動作電圧を供給するバック
アップ用電池と、上記メモリパックを選択指定するため
のセレクトスイッチと、このセレクトスイッチの操作に
応じて上記メモリパックを選択指定する手段及び各種信
号ラインを備えたメモリパック制御手段と、このメモリ
パック制御手段と計算機本体とを接続するためのコネク
タ部とを具備したことを特徴とするアクセス可能メモリ
パックホルダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60036982A JPH0612601B2 (ja) | 1985-02-26 | 1985-02-26 | アクセス可能メモリパツクホルダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60036982A JPH0612601B2 (ja) | 1985-02-26 | 1985-02-26 | アクセス可能メモリパツクホルダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61196495A JPS61196495A (ja) | 1986-08-30 |
| JPH0612601B2 true JPH0612601B2 (ja) | 1994-02-16 |
Family
ID=12484954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60036982A Expired - Lifetime JPH0612601B2 (ja) | 1985-02-26 | 1985-02-26 | アクセス可能メモリパツクホルダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612601B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5410641A (en) * | 1991-10-23 | 1995-04-25 | Seiko Epson Corporation | Intelligent cartridge for attachment to a printer to perform image processing tasks in a combination image processing system and method of image processing |
| US5461705A (en) * | 1991-10-23 | 1995-10-24 | Seiko Epson Corporation | Information processing device in an electronic apparatus utilizing an accessory control device and methods of application |
| US5537517A (en) * | 1991-10-23 | 1996-07-16 | Seiko Epson Corporation | Information processing device in an electronic apparatus utilizing an accessory control device and methods of application |
| US5592595A (en) * | 1991-12-30 | 1997-01-07 | Seiko Epson Corporation | Intelligent cartridge for attachment to a printer to perform image processing tasks in a combination image processing system and method of image processing |
-
1985
- 1985-02-26 JP JP60036982A patent/JPH0612601B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61196495A (ja) | 1986-08-30 |
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