JPH06120926A - バーストパターン発生装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＴＤＭＡ通信におけるバースト信号を送受信
する装置４を試験するため擬似ランダタムデータが組込
まれた試験用のバーストパターンｅを少ない記憶容量で
作成する。 【構成】 順次出力されるバーストパターンｅを構成す
る各データを、データメモリ２５内のそれぞれ異なるデ
ータ領域に記憶している。そして、一つのバーストパタ
ーン発生時において、各データはデータメモリ２５か
ら、それぞれの読出アドレスＣＡを順次更新することに
よって各データが規定ビット長分づつ読出されて出力さ
れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＴＤＭＡ（時分割多重多
元）通信に用いられるバースト信号を送受信する送受信
装置に対して試験用のバースト信号を送信するための試
験用のバーストパターンを出力するバーストパターン発
生装置に関する。

【０００２】

【従来の技術】一般に、ＪＤＣ（日本デジタル自動車電
話），ＡＤＣ（米国デジタル自動車電話），ＧＳＭ（欧
州デジタル自動車電話），ＪＤＣＴ（日本デジタルコー
ドレス自動車電話）等における通信方式としてＴＤＭＡ
（時分割多重多元）通信が採用されている。

【０００３】このＴＤＭＡ通信においては、固定局と複
数の各移動局との間でデータ送受信が実施される。この
場合、図８に示すように、各移動局は一定ビット周期Ｔ
_F で繰返される伝送フレーム内の自己に指定されたタイ
ムスロット１内に、自己局から固定局またはこの固定局
を介して他の局へ伝送すべきデータを組込んで送出す
る。

【０００４】さらに、各移動局に割当てられた例えば２
４０ビットの一定ビット長Ｔ_S を有するタイムスロット
１内には、図示するように、４ビットの過渡応答用ラン
プタイム２ａ，２ビットのスタートシンボル２ｂ，１６
ビットの同期ワード２ｄ，４ビットのチャンネル種別２
ｅ，１６ビットのＳＡＣＣＨ（同期割当制御）２ｆ、１
６０ビットの伝送すべきデータが設定される情報チャン
ネル２ｇ，１６ビットの巡回符号２ｈ，１６ビットの過
渡応答用ガードタイム２ｉが設定される。

【０００５】このように一定周期Ｔ_F で繰返す伝送フレ
ーム内に間欠的に割付けられたタイムスロット１に組込
まれたデータはバーストデータ２と言われる。

【０００６】このようなビット構成のバーストデータ２
が組込まれたタイムスロット１が各移動局からそれぞれ
割当られたタイミングで出力されることによって構成さ
れる伝送フレームを受信する固定局を新設したり、また
は定期的な点検保守時においては、固定局が正常にこの
伝送フレームに組込まれた各タイムスロット１内のバー
ストデータ２の各データを受信しているか否かを試験す
る必要がある。

【０００７】一般に、このような固定局に対する試験に
おいては、図９に示すように、移動局の代りに試験信号
発生装置３でもって周期Ｔ_F 内の各移動局に割り当てら
れている各タイムスロット１に試験用のバーストデータ
を組込んでバースト信号として固定局４へ送信する。固
定局４には例えば誤り測定装置５が接続されており、こ
の誤り測定装置５でもって固定局４が正しく試験用のバ
ースト信号を受信して、正しくデータを解読した否かを
調べる。

【０００８】このような試験に用いるバーストデータ６
は例えば図１０に示すように構成されている。前述した
４ビットの通過応答用ランプタイム２ａには全部０が設
定され（[0000]）、次の２ビットのスタートシンボル２
ｂは［10] が設定され、６ビットのプリアンプル２ｃに
は[011001]が設定される。同様に、同期ワード２ｄ，チ
ャンネル種別２ｅ，ＳＡＣＣＨ２ｆ，巡回符号２ｈおよ
び通過応答用ランプタイム２ｉにおいてもそれぞれ予め
指定された固定データが設定される。

【０００９】そして、本来伝送すべきデータが設定され
た１６０ビット（Ｔ_E ＝160 ）の情報チャンネル２ｇに
は、擬似ランダムデータが設定される。周知のように、
デジタル信号処理装置の動作試験においては、試験信号
として擬似ランダム信号を用いる。Ｎを例えばこの擬似
ランタム信号を発生する擬似ランダム信号発生回路のシ
フトレジスタの段数と見なすと、この擬似ランタム信号
は（２^N −１）のビット周期を有する。

【００１０】このビット周期が長いほどランダムなデー
タが印加されるので、より正確に試験を実施できるが、
ＣＣＩＴＴ規格においては、この周期をＮ＝９段または
Ｎ＝１５段で行うように定めている。例えばＮ＝９の場
合ビット周期Ｔ_PNは511 となり、Ｎ＝１５の場合ビット
周期Ｔ_PNは32767 となる。

【００１１】したがって、この１ビット周期Ｔ_PN分の擬
似ランダムデータを図１０における１６０ビット長（Ｔ
_E ＝160 ）の情報チャンネル２ｇに一度に設定できない
ので、複数回に分割して設定することになる。この場
合、固定局４においては、順次受信する同一移動局から
の各バーストデータ６のうち、情報チャンネル２ｇに含
まれるデータを順次抽出して出力する。誤り測定装置５
は連続している擬似ランダムデータに対してのみ正確な
誤り測定が実施可能であるので、図９の試験信号発生装
置３から間欠的に出力されるバースト信号における各バ
ーストデータ６の各情報チャンネル２ｇに、全部のバー
ストデータ６に亘って連続する擬似ランダムデータが設
定される必要がある。

【００１２】したがって、１ビット周期Ｔ_PN分の擬似ラ
ンデムデータを送信するためには、情報チャンネル２ｇ
にそれぞれ異なるデータが設定された、少なくとも（Ｔ
_PN／Ｔ_E ）回以上のバーストデータ６を生成する必要が
ある。

【００１３】このような要求を満たすために、試験信号
発生装置３内においては、図１０に示した２４０ビット
からなるバーストデータ６のパターンを（Ｔ_PN／Ｔ_E ）
個以上記憶して、それぞれタイムスロット１が到来する
毎に、記憶された各バーストデータ６を順番に読出して
バースト信号として出力していた。

【００１４】

【発明が解決しようとする課題】しかしながら、上述し
たように記憶部に記憶さた各データを順番に読出してバ
ーストデータ６を生成する手法においても、まだ解消す
べき次のような問題があった。

【００１５】すなわち、前述したように出力される全部
のバーストデータ６に亘って連続する擬似ランダムデー
タが設定される必要があるので、情報チャンネル２ｇに
１つの規定ビットＴ_E 分の擬似ランダムデータを設定し
て出力して、次に規定ビットＴ_E 分の全く同一の擬似ラ
ンダムデータが設定されたバーストデータ６が出力され
るまでのビット周期で示す巡回バースト周期Ｔ_R は、
（Ｔ_PN／Ｔ_E ）が整数の場合は(1) 式となる。

【００１６】 Ｔ_R ＝Ｔ_S ・（Ｔ_PN／Ｔ_E ） …(1) しかし、情報チャンネル２ｇの規定ビット長Ｔ_E と擬似
ランダム信号のビット周期Ｔ_PNとは直接関係ない場合が
一般的である。すなわち、（Ｔ_PN／Ｔ_E ）が整数でない
場合か多い。このような場合、巡回周期Ｔ_R は(2) 式で
示される。

【００１７】 Ｔ_R ＝Ｔ_S ・（Ｔ_PN mod Ｔ_E ）・Ｔ_PN …(2) そして、ＣＣＩＴＴ規格に指定された段数Ｎ＝９の擬似
ランダム信号を採用した場合は、この擬似ランダム信号
のビット周期Ｔ_PN（＝５１１）は情報チャンネル２ｇの
規定ビット長Ｔ_E （＝１６０）の整数倍でないので、
(2) 式を用いて巡回ビット周期Ｔ_R を算出すると、(3)
式となる。

【００１８】 Ｔ_R ＝240 ・（511 mod 160 ）・511 ＝3801840 …(3) したがつて、この１巡回バースト周期分の3801840 ビッ
トのデータを予め記憶しておく必要がある。このために
は４Ｍビット程度の記憶容量を有したＤＲＡＭ等の記憶
素子が必要となる。したがって、膨大な記憶容量が必要
となり、製造費が大幅に上昇する。

【００１９】また、段数Ｎ＝１５の擬似ランダム信号を
採用した場合においては、さらに製造費が上昇する。

【００２０】本発明はこのような事情に鑑みてなされた
ものであり、伝送対象である複数種類の巡回パターンの
データを１巡回パターン周期分だけ記憶し、それらのデ
ータをタイムスロットに応じてシーケンシャルに読出す
ことによって、従来、バーストパターンの巡回バースト
周期Ｔ_R ビットだけ必要であった記憶容量を大幅に低減
でき、装置全体の製造費を低減できるバーストパターン
発生装置を提供することを目的とする。

【００２１】

【課題を解決するための手段】上記課題を解消するため
に本発明は、一定周期の伝送フレーム内に予め割当てら
れたタイムスロットに、データが巡回して利用されその
一巡回する周期が任意な複数の種類のパターンを、種類
に応じて割当てられた規定ビット長づづタイムスロット
毎に順次組込んで出力する試験用のバーストパターンを
発生するバーストパターン発生装置において、各パータ
ンの各１巡回周期分のデータをパターン毎に異なる記憶
領域に記憶するデータメモリと、データメモリから規定
ビット長づつ読出される毎に更新される読出開始アドレ
スを記憶領域毎に保持する読出アドレスメモリと、読出
アドレスメモリに記憶された開始アドレスに対応してデ
ータメモリからデータを読出すデータ読出手段と、デー
タ読出手段がデータメモリからデータを読出す毎にその
読出アドレスを更新すると共にそのアドレスがパターン
種類に応じた各々１巡回分のデータ長さを越える毎に、
対応する記憶領域のアドレスを巡回してカウントする読
出アドレスカウンタと、伝送フレームに同期して順次、
データ読出手段に対して読出すべきパターン種類、当該
パターンのタイムスロットにおける規定ビット長を出力
して、所定のシーケンスで前記データメモリからデータ
を読出しさせる制御部とをと備えたものである。

【００２２】

【作用】このように構成されたバーストパターン発生装
置であれば、試験用のバーストパターンとして、複数の
巡回パターンを伝送しようとした場合には、ある時刻に
１回目のタイムスロットに各巡回パターンの各データを
組込んで伝送してから、再び１回目のタイムスロットに
組込まれた全データと同一のデータが伝送されるｎ回目
のタイムスロットまでのビット周期（以下巡回バースト
周期と称する）が１周期で、少なくともこの巡回バース
ト周期間はデータを出力する必要がある。

【００２３】本発明によれば、複数の巡回パターンの各
１巡回パターン周期分だけ記憶し、シーケンシャルに各
巡回パターンのデータを巡回して利用することにより、
上記巡回バースト周期間のデータを出力する。したがっ
て、巡回バースト周期間に必要なデータ全てを記憶して
いた従来の記憶容量（ｎ×ＴP ）に比較して、格段に少
ない記憶容量で済む。

【００２４】このようにすることによって、順次出力さ
れるバーストパターンに組込まれる規定ビット長の各巡
回データは連続することになる。

【００２５】

【実施例】以下本発明の一実施例を図面を用いて説明す
る。

【００２６】図２は実施例のバーストパターン発生装置
が組込まれた試験信号発生装置の概略構成を示すブロッ
ク図である。クロック信号発生回路１１はデータ伝送速
度に対応する周期Ｔ_C を有するクロック信号ａを連続パ
ターン発生部１２およぴ実施例装置のバーストパターン
発生装置１３へ送出する。なお、外部クロックが印加さ
れていると、クロック信号ａをこの外部クロックに同期
させる。

【００２７】バースト開始信号発生回路１４は、図８に
示した一定周期Ｔ_F 毎に、タイムスロット１の立上がり
を示すバースト開始信号ｂを次のバーストパターン発生
装置１３へ送出する。なお、外部バースト開始信号ｃが
印加されていた場合には、バースト開始信号発生回路１
４はこの外部バースト開始信号ｃに同期してバースト開
始信号ｂを出力する。また、外部バースト開始信号ｃは
切換回路１６の端子ａに印加される。

【００２８】連続パターン発生部１２は図８に示したバ
ーストパターンでなく、連続した試験パターンを発生し
て、切換回路１５の端子ｄへ印加する。バーストパター
ン発生装置１３は、バースト開始信号ｂが入力する毎
に、図１０で示したフォーマットを有するバーストパタ
ーンｅを切換回路１５の端子ｂへ印加する。バーストパ
ターン発生装置１３はＩ／Ｑゲート信号ｇを切換回路１
６の端子ｂへ送出し、かつバーストパターンｅを出力し
ている期間だけハイ（Ｈ）レベルとなる高周波ゲート信
号ｈを高周波スイッチ回路１７の制御端子へ印加する。
なお、外部データｆが入力した場合は切換回路１６の端
子ａへ印加される。

【００２９】通常、各切換回路１５．１６の共通端子ｃ
は端子ｂに接続されている。切換回路１５を介してバー
ストパターン発生装置１３から入力されたバーストパタ
ーンｅはＩ／Ｑ信号発生回部１８において、ベースバン
ドデータＩ，Ｑに変換され、エンベロープ付加部１９へ
入力される。このエンベロープ付加部１９は、タイムス
ロット１内のバーストパターンｅを構成する先頭及び終
端の２シンボル分の振幅を連続的に変化させ、最終的に
この試験信号発生装置から出力されるバースト信号ｉの
周波数特性における周波数帯域幅を狭くする機能を有す
る。

【００３０】エンベロープ付加部１９から出力された各
ベースバンドデータＩ，ＱはそれぞれＤ／Ａ変換器２０
ａ，２０ｂでアナログのベースバンド信号Ｉ（ｔ），Ｑ
（ｔ）に変換されて、直交変調器２１へ入力される。こ
の直交変調器２１は、入力された各ベースバンド信号Ｉ
（ｔ），Ｑ（ｔ）をそれぞれ位相が９０°ずれた各中間
周波数で変調した後、双方を信号合成することによっ
て、ＱＰＳＫ信号ｊに変調する。

【００３１】ＱＰＳＫ信号ｊは、次の例えばミキサ回路
２２ａと搬送波周波数信号を出力する局部発振器２２ｂ
からなる周波数変換回路２２によって高周波に変換され
る。高周波の搬送波信号に変換されたＱＰＳＫ信号は次
の高周波スイッチ回路１７へ入力される。高周波スイッ
チ回路１７は、周波数変換回路２２によって高周波信号
に変換されたバースト信号ｉの通過を制御する。

【００３２】すなわち、ハーストパターン発生装置１３
からバーストパターンｅが出力されてる期間Ｔ_S だけ、
高周波ゲート信号ｈがハイ（Ｈ）レベルとなり、高周波
のバースト信号ｉが出力されるが、それ以外の期間は高
周波スイッチ回路１７は開放されており、信号は全く出
力されない。したがって、この高周波スイッチ回路１７
は出力されるバースト信号ｉのオン／オフ比を向上させ
る機能を有する。

【００３３】前記バーストパターン発生装置１３は、例
えば図１に示すように大きく分けて、データ出力回路２
３とシーケンス制御部２８とデータ読出部２４とで構成
されている。

【００３４】データ読出部２４にはデータメモリ２５，
読出アドレスカウンタ２６，読出アドレス記憶メモリ２
７が接続されている。データメモリ２５には、アドレス
順に、図３に示すバーストパターンｅに組込むべき各デ
ータを示すｎ個の巡回パターンが記憶されている。

【００３５】巡回パターン０はスタートシンボル２ｂか
らＳＡＣＣＨ２ｆまでの合計４４ビットの各固定データ
を示す。巡回パターン１は先頭の過渡応答用ランプタイ
ム２ａ及び終端の過渡応答用ガートタイム２ａに設定さ
れる［０］の固定データを示す。また巡回パターン４は
巡回検査符号２ｈの固定データを示す。

【００３６】そして、巡回パターン３は、例えば９段構
成の１周期分の疑似ランダムデータを示す。前述したよ
うに９段構成（Ｎ＝９）の擬似ランダムデータは５１１
ビット周期Ｔ_PNを有する。

【００３７】また、シーケンス制御部２８にはプログラ
ムデータメモリ２９，プログラムカウンタ３０が接続さ
れている。

【００３８】プログラムデータメモリ２９内には、１個
のバーストパターンｅを出力するためにデータメモリ２
５から読出すべき各巡回パターンの出力順番毎に、該当
巡回パターンのパターン番号，データ（ビット）長Ｄ
Ｌ，制御情報ＣＩ．次のプログラムデータアドレスＮＰ
が格納されている。

【００３９】読出アドレス記憶ルモリ２７内には、巡回
パターン番号順に先頭アドレスＳＡ，読出開始アドレス
ＥＡが格納されている。

【００４０】バーストパターンｅ出力時に、巡回パター
ンの切換えが生じるプログラムカウンタ３０が指すプロ
グラムデータメモリ２９内のアドレスから巡回パターン
番号が取出される。この番号によって巡回パターンに対
応した読出アドレスＣＡを、読出アドレス記憶メモリ２
７から検索し、読出アドレスカウンタ２６に格納する。
読出アドレスカウンタ２６はパターンがデータ長ＤＬ分
出力されるまで、１ビット出力毎に１づつ更新される。

【００４１】なお、読出アドレスカウンタ２６の値がパ
ターンのデータ領域の最終アドレスＥＡを越える場合
は、自動的に先頭アドレスＳＡに変更される。すなわ
ち、読出アドレスカアンタ２６は巡回パターン領域の各
アドレスを循環アドレスにみなして、その値を進めてい
く。

【００４２】さらに、出力データ長がＤＬに達すると、
読出アドレスカウンタ値はパターン番号に対応した読出
開始アドレスＣＡに記憶される。また、プログラムカウ
ンタ３０には次のプログラムデータアドレスＮＰが書込
まれ、巡回パターンの切換えが行われる。

【００４３】シーケンス制御部２８は、バースト開始信
号ｂが入力すると、図４に示す流れ図に従ってデータ読
出部２４に対する制御を実施する。

【００４４】流れ図が開始されると、先ずプログラムカ
ウンタ３０の値を初期値に設定する。そして、プログラ
ムカウンタ３０が指すプログラムデータメモリ２９内の
領域から巡回パターン番号，データ長ＤＬを読出す（Ｐ
１）。そして、データ読出部２４に対してパターン番
号，データ長ＤＬを指定した読出命令ｍを送出する。次
に、制御情報ＣＩを読出し、制御情報ＣＩ内のゲート制
御に対応するビットに従い各ゲート信号ｇ，ｈを設定す
る（Ｐ２）。

【００４５】データ読出部２４から終了信号ｋを受領す
ると次のプログラムアドレスＮＰを読出プログラムカウ
ンタに書込む。

【００４６】Ｐ３において、Ｐ２で読込んだ制御情報Ｉ
Ｃのトリガ待ち制御に対応するビットが１ならばバース
ト開始信号ｂの入力待ちへ移行する。

【００４７】データ読出部２４は、図５に示す流れ図に
従って、データメモリ２５の各データに対する読出処理
を実行する。

【００４８】流れ図が開始され、Ｐ４において、シーケ
ンス制御部２８からパターン番号，データ長ＤＬを指定
した読出指令ｍが入力すると、パターン番号によってパ
ターンに対応した先頭アドレスＳＡ，読出アドレスＣ
Ａ，及び終了アドレスＥＡを読出アドレス記憶メモリ２
７から読出す。次に、読出アドレスカウンタ２６に読出
アドレスＣＡを設定し、同カウンタ２６によって指定さ
れるデータメモリ２５内の１ビットのデータを読出し
て、バーストパターンｅの１つのビットデータとして出
力する。

【００４９】なお、データ出力回路２３はデータ読出部
２４から１ビットのデータが出力される毎に、このデー
タをクロック信号ａに同期して、バーストパターンの１
つのビットとして出力する。

【００５０】Ｐ５において、読出アドレスカウンタ２６
の値が終了アドレスＥＡを越えた場合は、同カウンタ２
６に先頭アドレスＳＡを設定し、パターンの循環読出を
実現する。

【００５１】Ｐ６では指定ビットデータ長のパターン出
力の終了を判断しており、終了した場合は読出アドレス
カウンタ２６の値は現在のパターン番号に対応した読出
開始アドレスＣＡに記憶され、シーケンス制御部２８へ
終了信号ｋを送出する。

【００５２】以上のような構造のバーストパターン発生
装置１３であれば、任意の巡回周期を有するパターンを
任意ビット長づつ組合せたバーストパターンｅの発生が
可能となる。本装置のデータメモリ２７か必要な記憶領
域は、例えば図１０のＴＣＨ（情報チャンネル）に９段
の擬似ランダム信号を採用する場合、固定データの６４
ビットと、ＴＣＨに挿入される９段の擬似ランダムパタ
ーン信号の周期Ｔ_PMである５１１ビットと、ＣＲＣに挿
入される巡回検査符号の周期Ｔ_CRC である１７６（＝Ｔ
_PN×１６）ビットとの合計８７５１ビットのみである。

【００５３】したがって、従来の巡回バースト周期Ｔ_R
を採用した3801840 ビットに比較して、必要とする記憶
容量が格段に低減できる。よって、装置全体の製造費が
大幅に低減できる。

【００５４】なお、本発明は上述した実施例に限定され
るものではない。実施例装置において採用される擬似ラ
ンダム信号は９段構成の周期（２⁹ −１）を有するが、
例えば１５段構成の周期（２¹⁵−１）を有するものであ
ってもよい。

【００５５】次に、擬似ランダム信号ではなくて一般の
データを組込むようにした他の実施例装置の動作を図６
及び図７を用いて説明する。

【００５６】この実施例装置においては、データメモリ
に、図６に示すように、伝送しようとす２種類の巡回パ
ターンＰＡＴ０，ＰＡＴ１が記憶されている。一方の巡
回パターンＰＡＴ０は１巡回周期が［０ａ］〜［３ａ］
までの４ビットであるデータであり、他方の巡回パター
ンＰＡＴ１は１巡回周期が［０ｂ］〜［２ａ］までの３
ビットであるデータである。さらに、巡回パターンＰＡ
Ｔ０，ＰＡＴ１はそれぞれ１スロットに３ビット及び２
ビットの各規格ビットが割当られて伝送される。すなわ
ち、この実施例装置においては、１スロット内には５ビ
ットのデータが格納される。

【００５７】そして、前述した実施例と同様な動作をす
ることによって、図７に示すパーストパターンを有した
伝送信号が出力される。この場合、図７のタイムスロッ
ト列に示すように、巡回パターンＰＡＴ０，ＰＡＴ１が
それぞれスタートから伝送開始し、再びスタート時のデ
ータと同一データでもって伝送開始するまでの期間は、
それぞれ２０ビット及び１５ビットである。

【００５８】しかし、誤り率等の試験を行うためには、
タイムスロット内の全データがスタートから伝送開始
し。再びスタート時の全データと同一データで伝送され
るまでの１巡回期間が、１巡回バースト周期として要求
される。したがって、この場合の１巡回バースト周期
は、２０ビットと１５ビットの最小公倍数のビット数で
ある６０ビットになる。

【００５９】従来装置においては、図７に示すバースト
パターンを発生する場合、１巡回バースト周期に相当す
る６０ビットのメモリ容量が必要であったが、実施例装
置においては、各巡回パターン分のメモリ容量である７
ビットのみとなる。

【００６０】

【発明の効果】以上説明したように本発明のバーストパ
ターン発生装置によれば、バーストパターンを構成する
各巡回パターンをデータ領域内の異なる領域に記憶して
いる。そして、１つのバーストパターン発生時におい
て、各パターンは規定ビット長分出力されると共に、そ
れぞれ読出開始アドレスは順次更新される。

【００６１】したがって、必要とする記憶容量を各巡回
パターン１周期分のみに制限できる。その結果、バース
トパターン１巡回周期分のデータを記憶していた従来装
置に比較して、必要とする記憶容量を大幅に低減でき、
装置全体の製造費を低減できる。

【図面の簡単な説明】

【図１】 本発明の一実施例に係わるバーストパターン
発生装置の概略構成を示すブロック図、

【図２】 実施例装置が組込まれた試験信号発生装置の
概略構成を示すブロック図、

【図３】 実施例装置におけるデータメモリの各データ
領域とビットパターンに設定される各データとの関係を
示す図、

【図４】 実施例装置のシーケンス制御部の動作を示す
流れ図、

【図５】 実施例装置のデータ読出部の動作を示す流れ
図、

【図６】 本発明の他の実施例のバーストパターン発生
装置のデータメモリに設定される各巡回パターンを示す
図、

【図７】 同実施例装置から出力されるバーストパター
ンのビット構成を示す図、

【図８】 一般的なＴＤＭＡ通信における伝送フレーム
と各タイムスロットとの関係を示す図、

【図９】 固定局を試験する場合の試験システムを示す
図、

【図１０】 試験用のバーストデータを示す図。

【符号の説明】

１…タイムスロット、２ｇ…情報チャンネル、３…試験
信号発生装置、４…固定局、５…誤り測定装置、１１…
クロック信号発生回路、１３…バーストパターン発生装
置、１４…バースト開始信号発生回路、１７…高周波ス
イッチ回路、２３…データ出力回路、２４…データ読出
部、２５…データメモリ、２６…読出アドレスカウン
タ、２７…読出アドレス記憶メモリ、２８…シーケンス
制御部、２９…プログラムデータメモリ、３０…プログ
ラムカウンタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 7/10 7928−5Ｋ 29/08

Claims (1)

【特許請求の範囲】
1. 【請求項１】 一定周期の伝送フレーム内に予め割当て
   られたタイムスロット(1) に、データが巡回して利用さ
   れその一巡回する周期が任意な複数の種類のパターン
   を、前記種類に応じて割当てられた規定ビット長づづタ
   イムスロット毎に順次組込んで出力する試験用のバース
   トパターンを発生するバーストパターン発生装置におい
   て、 前記各パータンの各１巡回周期分のデータをパターン毎
   に異なる記憶領域に記憶するデータメモリ(25)と、 このデータメモリから前記規定ビット長づつ読出される
   毎に更新される読出開始アドレスを前記記憶領域毎に保
   持する読出アドレスメモリ(27)と、 この読出アドレスメモリに記憶された開始アドレスに対
   応して前記データメモリからデータを読出すデータ読出
   手段(24)と、 このデータ読出手段が前記データメモリからデータを読
   出す毎にその読出アドレスを更新すると共にそのアドレ
   スがパターン種類に応じた各々１巡回分のデータ長さを
   越える毎に、対応する前記記憶領域のアドレスを巡回し
   てカウントする読出アドレスカウンタ(26)と、 前記伝送フレームに同期して順次、前記データ読出手段
   に対して読出すべき前記パターン種類、当該パターンの
   タイムスロットにおける前記規定ビット長を出力して、
   所定のシーケンスで前記データメモリからデータを読出
   しさせる制御部(28)とを備えたバーストパターン発生装
   置。