JPH06119255A - Data storage device - Google Patents
Data storage deviceInfo
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- JPH06119255A JPH06119255A JP4264606A JP26460692A JPH06119255A JP H06119255 A JPH06119255 A JP H06119255A JP 4264606 A JP4264606 A JP 4264606A JP 26460692 A JP26460692 A JP 26460692A JP H06119255 A JPH06119255 A JP H06119255A
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- bit
- address
- read
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は読み出し専用記憶手段
から読み出されたデータの検査を行うデータ記憶装置に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data storage device for inspecting data read from read-only storage means.
【０００２】[0002]
【従来の技術】近年、いろいろな電子装置において、マ
イクロプロセッサやメモリが使用されている。例えば、
ＲＯＭは一般的に使用されている読み出し専用のメモリ
である。2. Description of the Related Art In recent years, microprocessors and memories have been used in various electronic devices. For example,
The ROM is a commonly used read-only memory.
【０００３】そして、ＲＯＭに予めデータ（プログラム
データなど）を格納していて、ＣＰＵなどからのアドレ
ス供給によって、データを読み出して電子装置内を制御
することができる。この様なＲＯＭのデータは実際にデ
ータを読み出した場合に、このデータが正常なデータで
あるか否かを検査して、正常なデータのときに装置を動
作させて、電子装置の動作の信頼性を向上させている。Data (such as program data) is stored in the ROM in advance, and the data can be read out and the inside of the electronic device can be controlled by the address supply from the CPU or the like. When data is actually read from such ROM data, it is inspected whether this data is normal data, and when the data is normal, the device is operated and the reliability of the operation of the electronic device is checked. It improves the sex.
【０００４】上述の様なＲＯＭの読み出しデータ（プロ
グラムデータなど）が異常になることは、例えば、使用
環境の温度や湿度や振動や衝撃や、ＲＯＭに供給される
電圧の変動などによって生じるものと考えられる。従っ
て、上述の様なデータが異常な状態になることを考慮し
て、データの検査を行うことが一般的に行われている。Abnormal read data (program data, etc.) from the ROM as described above is caused by, for example, temperature, humidity, vibration, shock of the operating environment, fluctuations in the voltage supplied to the ROM, or the like. Conceivable. Therefore, it is general to inspect the data in consideration of the abnormal state of the data as described above.
【０００５】図２は一例のデータ記憶装置におけるＲＯ
Ｍに格納されているデータのパリティ検出のための機能
ブロック図である。FIG. 2 illustrates an RO in an example data storage device.
It is a functional block diagram for the parity detection of the data stored in M.
【０００６】この図２において、例えば、ＣＰＵ４から
アドレスがｎビットでデータＲＯＭ１と、パリティビッ
ト格納ＲＯＭ２に供給されると、データＲＯＭ１は、供
給されたアドレスのデータＡをｍビット（例えば、８ビ
ット）で出力し、外部へ出力すると共にパリティ検出回
路３に供給する。また、パリティビット格納ＲＯＭ２は
供給されたアドレスのパリティビット格納データをＬビ
ット（例えば、８ビット）で読み出してパリティ検出回
路３に供給する。In FIG. 2, for example, when an address of n bits is supplied from the CPU 4 to the data ROM 1 and the parity bit storage ROM 2, the data ROM 1 supplies the data A of the supplied address with m bits (for example, 8 bits). ), Output to the outside, and supply to the parity detection circuit 3. Further, the parity bit storage ROM 2 reads the parity bit storage data of the supplied address with L bits (for example, 8 bits) and supplies it to the parity detection circuit 3.
【０００７】パリティ検出回路３は、供給されたＬビッ
トのパリティビット格納データから上記データＡのパリ
ティ検出に必要な１ビットのパリティビットを選び、供
給された上記データＡに対するパリティ検出を行い、こ
のデータＡが正常か否かの結果を出力し、異常な場合は
発光ダイオードなどを点灯させる。The parity detection circuit 3 selects a 1-bit parity bit required for detecting the parity of the data A from the supplied L-bit parity bit storage data, performs parity detection on the supplied data A, and A result indicating whether or not the data A is normal is output, and if abnormal, a light emitting diode or the like is turned on.
【０００８】上記結果によって、正常な場合は出力され
たデータＡは、外部出力によって正常に制御に使用され
る。一方、異常な結果が出力された場合は、例えば、Ｃ
ＰＵ４をリセット制御して、再度初期状態にしてアドレ
ス供給を最初から実行させることができる。According to the above result, the data A output in the normal case is normally used for the control by the external output. On the other hand, if an abnormal result is output, for example, C
The PU4 can be reset and reset to the initial state and the address supply can be executed from the beginning.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、上述の
図２のデータ記憶装置においては、データＲＯＭ１のア
ドレスと、パリティビット格納ＲＯＭ２のアドレスとが
対応しているので、データＲＯＭ１の格納容量に対応し
てパリティビット格納ＲＯＭ２も同じ格納容量のものを
使用しなければならない。しかも、パリティビット格納
ＲＯＭ２は１アドレスでＬビット（例えば、８ビット）
占有し、その内の１ビットのパリティビットだけ使用し
て、対応するデータＲＯＭ１のデータＡに対するパリテ
ィ検出するので、非常に効率的でない格納の仕方をして
いるという問題がある。However, in the above-described data storage device of FIG. 2, since the address of the data ROM 1 and the address of the parity bit storage ROM 2 correspond to each other, the storage capacity of the data ROM 1 does not correspond to them. Therefore, the parity bit storage ROM 2 must also have the same storage capacity. Moreover, the parity bit storage ROM 2 has L bits (for example, 8 bits) at one address.
Since it occupies and uses only one of the parity bits to detect the parity for the data A in the corresponding data ROM 1, there is a problem in that the storage method is not very efficient.
【００１０】従って、データ記憶量が多い場合には、パ
リティビット格納のための容量も多く必要になり、軽薄
短小なデータ記憶装置を実現する上で問題であった。Therefore, when the data storage amount is large, a large capacity for storing the parity bit is required, which is a problem in realizing a light, thin, short and small data storage device.
【００１１】この発明は、以上の課題に鑑み為されたも
のであり、その目的とするところは、読み出し専用デー
タ記憶手段から読み出されたデータの検査のための検査
用データを、簡単な構成で、効率的に格納し得るデータ
記憶装置を提供することである。The present invention has been made in view of the above problems, and an object thereof is to provide inspection data for inspecting the data read from the read-only data storage means with a simple structure. Therefore, it is to provide a data storage device capable of efficiently storing.
【００１２】[0012]
【課題を解決するための手段】この発明のデータ記憶装
置は、以上の目的を達成するために、以下の特徴的な各
手段から構成して実現した。In order to achieve the above object, the data storage device of the present invention is realized by being constituted by the following characteristic means.
【００１３】つまり、アドレスビット群の供給によって
対応するデータを読み出す読み出し専用データ記憶手段
と、上記読み出し専用データ記憶手段の各データを検査
するための各検査用データを、上記読み出し専用データ
記憶手段に対する上記アドレスビット群の上位又は下位
ビット群で表されるアドレスに、予め複数格納してい
て、上記読み出し専用データ記憶手段に対するアドレス
ビット群の供給に伴って、対応する上位又は下位ビット
群で表されるアドレスの複数の検査用データを読み出す
読み出し専用検査用データ記憶手段と、上記上位又は下
位ビット群のアドレス供給によって上記読み出し専用検
査用データ記憶手段から読み出される複数の検査用デー
タの内、上記上位又は下位ビット群の他方の下位又は上
位ビット群に対応するいずれかの検査用データを選択し
て出力する選択手段と、上記選択手段から出力された検
査用データに基づいて、上記読み出し専用データ記憶手
段から読み出されたデータを検査する検査手段とを備え
ることを特徴とする。That is, the read-only data storage means for reading the corresponding data by supplying the address bit group and the inspection data for inspecting each data of the read-only data storage means are supplied to the read-only data storage means. A plurality of addresses are stored in advance at the addresses represented by the upper or lower bit group of the address bit group, and are represented by the corresponding upper or lower bit group as the address bit group is supplied to the read-only data storage means. Read-only test data storage means for reading out a plurality of test data of an address and a plurality of test data read from the read-only test data storage means by supplying an address of the upper or lower bit group. Or corresponds to the other lower or upper bit group of the lower bit group A selection means for selecting and outputting any one of the inspection data and an inspection means for inspecting the data read from the read-only data storage means based on the inspection data output from the selection means. It is characterized by
【００１４】[0014]
【作用】この発明のデータ記憶装置によれば、読み出し
専用検査用データ記憶手段は、読み出し専用データ記憶
手段に対するアドレスビット群の上位又は下位ビット群
で表されるアドレスに複数の検査用データを予め格納し
ているので、読み出し専用データ記憶手段に対するアド
レスビット群の供給によって、読み出し専用検査用デー
タ記憶手段は、上位又は下位ビット群で表されるアドレ
スの複数の検査用データを読み出すことができ、読み出
された複数の検査用データの内、上記上位又は下位ビッ
ト群の残りの下位又は上位ビット群に対応するいずれか
の検査用データを選択出力でき、この検査用データによ
って読み出されたデータを検査することができる。According to the data storage device of the present invention, the read-only test data storage means preliminarily stores a plurality of test data at an address represented by the upper or lower bit group of the address bit group for the read-only data storage means. By storing the address bit group to the read-only data storage means, the read-only test data storage means can read a plurality of test data at the address represented by the upper or lower bit group. Of the plurality of read inspection data, any one of the inspection data corresponding to the remaining lower or upper bit group of the upper or lower bit group can be selectively output, and the data read by this inspection data Can be inspected.
【００１５】従って、検査用データの格納領域を従来に
比べ少ない格納領域で実現でき、しかも簡単な構成で実
現できる。Therefore, the storage area for the inspection data can be realized with a smaller storage area than in the conventional case, and further, with a simple structure.
【００１６】[0016]
【実施例】次にこの発明のデータ記憶装置の好適な一実
施例を図面を用いて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A preferred embodiment of the data storage device of the present invention will be described with reference to the drawings.
【００１７】図１はこの一実施例のデータ記憶装置の機
能ブロック図である。FIG. 1 is a functional block diagram of the data storage device of this embodiment.
【００１８】この図１において、このデータ記憶装置
は、ＣＰＵ４と、データＲＯＭ１と、パリティビット格
納ＲＯＭ５と、選択回路６と、パリティ検出回路７とか
ら構成されている。In FIG. 1, this data storage device comprises a CPU 4, a data ROM 1, a parity bit storage ROM 5, a selection circuit 6 and a parity detection circuit 7.
【００１９】ＣＰＵ４は、ｎビットのアドレスビット群
（例えば、３ビットとする。）でデータＲＯＭ１に供給
する。そして、パリティビット格納ＲＯＭ５には、上記
ｎビット群（３ビット＝上位２ビット＋下位１ビット
（ｓ））の内の上位２ビット（ｎ−ｓビット）で表され
るアドレスを供給する。そして、下位１ビット（ｓビッ
ト）は、選択回路６に供給する。The CPU 4 supplies the address bit group of n bits (for example, 3 bits) to the data ROM 1. Then, the address represented by the upper 2 bits (ns bits) of the n-bit group (3 bits = upper 2 bits + lower 1 bit (s)) is supplied to the parity bit storage ROM 5. Then, the lower 1 bit (s bit) is supplied to the selection circuit 6.
【００２０】そして、データＲＯＭ１は、この一実施例
においては、図３に示す様に、０番地（アドレスビット
０００）から７番地（アドレスビット１１１）までに、
Ａ０〜Ａ７からＨ０〜Ｈ７までのデータが格納されてい
るものとする。また、パリティビット格納ＲＯＭ５に
は、図４に示す様に、０番地（アドレスビット群００）
から３番地（アドレスビット群１１）までに、Ａｋ〜Ｈ
ｋまでのパリティビットが格納されているものとする。In this embodiment, the data ROM 1 has addresses 0 (address bit 000) to 7 (address bit 111), as shown in FIG.
It is assumed that data from A0 to A7 to H0 to H7 are stored. In the parity bit storage ROM 5, as shown in FIG. 4, address 0 (address bit group 00)
From address to address 3 (address bit group 11), Ak to H
It is assumed that up to k parity bits are stored.
【００２１】従って、パリティビット格納ＲＯＭ５にお
ける、各アドレスのデータ長ＬはＬ＝２ｓの関係が望ま
しい。つまり、ｓ＝１ビットの場合は、データ長Ｌは２
ビットとなる。Therefore, the data length L of each address in the parity bit storing ROM 5 is preferably L = 2 s . That is, when s = 1 bit, the data length L is 2
Become a bit.
【００２２】因って、アドレスビット群ｎの上位ビット
群が００（アドレス０）の場合はＬＳＢ（最下位ビッ
ト）にデータＡに対するパリティビットＡｋを格納し、
ＭＳＢにはデータＢに対するパリティビットＢｋを格納
している。上位ビット群が０１（アドレス１）の場合は
ＬＳＢにデータＣに対するパリティビットＣｋを格納
し、ＭＳＢにはデータＤに対するパリティビットＤｋを
格納している。上位ビット群が１０（アドレス２）の場
合はＬＳＢにデータＥに対するパリティビットＥｋを格
納し、ＭＳＢにはデータＦに対するパリティビットＦｋ
を格納している。上位ビット群が１１（アドレス３）の
場合はＬＳＢにデータＧに対するパリティビットＧｋを
格納し、ＭＳＢにはデータＨに対するパリティビットＨ
ｋを格納している。Therefore, when the upper bit group of the address bit group n is 00 (address 0), the parity bit Ak for the data A is stored in the LSB (least significant bit),
The parity bit Bk for the data B is stored in the MSB. When the upper bit group is 01 (address 1), the parity bit Ck for the data C is stored in the LSB, and the parity bit Dk for the data D is stored in the MSB. When the upper bit group is 10 (address 2), the parity bit Ek for the data E is stored in the LSB, and the parity bit Fk for the data F is stored in the MSB.
Is stored. When the upper bit group is 11 (address 3), the parity bit Gk for the data G is stored in the LSB, and the parity bit H for the data H is stored in the MSB.
It stores k.
【００２３】従って、例えば、データＲＯＭ１にアドレ
スビット群０００が供給されると、データＡ０〜Ａ７が
読み出されて、このデータは外部へ出力されると共に、
パリティ検出回路７に供給される。Therefore, for example, when the address bit group 000 is supplied to the data ROM 1, the data A0 to A7 are read out and this data is output to the outside.
It is supplied to the parity detection circuit 7.
【００２４】一方、パリティビット格納ＲＯＭ５には、
上位ビット群００が供給されるので、ＬＳＢのパリティ
ビットＡｋと、ＭＳＢのパリティビットＢｋを読み出し
て、選択回路６に供給する。選択回路６は供給されたＬ
ＳＢのパリティビットＡｋと、ＭＳＢのパリティビット
Ｂｋの内、ＣＰＵ４からのアドレスビット群の下位ビッ
トの値０を取り込んで、ＬＳＢのパリティビットＡｋを
選択する。ここで、もしも下位ビットの値が１の場合
は、ＭＳＢのパリティビットＢｋを選択する。この様に
してこの例の場合は下位ビットが０であるので、パリテ
ィビットＡｋを選択して、これをパリティ検出回路７に
供給する。On the other hand, in the parity bit storage ROM 5,
Since the high-order bit group 00 is supplied, the parity bit Ak of the LSB and the parity bit Bk of the MSB are read and supplied to the selection circuit 6. The selection circuit 6 is supplied with L
Of the parity bit Ak of SB and the parity bit Bk of MSB, the value 0 of the lower bit of the address bit group from the CPU 4 is fetched and the parity bit Ak of LSB is selected. If the value of the lower bit is 1, the parity bit Bk of the MSB is selected. In this way, since the lower bit is 0 in this example, the parity bit Ak is selected and supplied to the parity detection circuit 7.
【００２５】そして、パリティ検出回路７は８ビットの
データＡ０〜Ａ７に対してパリティビットＡｋにパリテ
ィ検出を行い、検出結果として正常か否かを表す情報を
出力し、この情報によって例えば異常の場合は点灯表示
させたりする。また、正常か否かを表す情報によって、
ＣＰＵ４をリセットさせる制御を行うこともできる。以
上の例では、ＣＰＵ４からアドレスビット群として、０
００（アドレス０）の場合の読み出し動作を説明した
が、他のアドレスビット群のアドレスが供給される場合
も同様な動作を行う。Then, the parity detection circuit 7 performs parity detection on the parity bit Ak for the 8-bit data A0 to A7 and outputs information indicating whether or not it is normal as a detection result. Is lit up. Also, depending on the information indicating whether it is normal,
It is also possible to perform control to reset the CPU 4. In the above example, the CPU 4 sets 0 as the address bit group.
The read operation in the case of 00 (address 0) has been described, but the same operation is performed when the address of another address bit group is supplied.
【００２６】以上の一実施例によれば、パリティビット
格納ＲＯＭ５におけるパリティビットＡｋ〜Ｈｋの各１
ビットの格納の仕方は、ＣＰＵ４からのアドレスの上位
ビット群（２ビット）で表されるアドレスに格納し、下
位の１ビットアドレスで、上位アドレスのパリティビッ
トＡｋ及びＢｋの内、いずれかを選択回路６で選択して
出力する様にしているので、パリティビット格納ＲＯＭ
５は、従来に比べ少ない上記ビットアドレス数で効率的
にパリティビットを格納することができる。しかも、簡
単な構成で実現できる。According to the above embodiment, each one of the parity bits Ak to Hk in the parity bit storing ROM 5 is set.
The way of storing the bits is to store the address in the address represented by the upper bit group (2 bits) of the address from the CPU 4, and select one of the parity bits Ak and Bk of the upper address with the lower 1-bit address. Since the circuit 6 selects and outputs it, the parity bit storage ROM
5, the parity bit can be efficiently stored with the number of bit addresses smaller than the conventional one. Moreover, it can be realized with a simple configuration.
【００２７】従って、この一実施例のデータ記憶装置
を、従来に比べ小形化することができ、しかもデータＲ
ＯＭ１のデータが多くなっても、従来に比べ更に小形化
の効果が得られる。Therefore, the data storage device of this embodiment can be made smaller than the conventional one, and the data R
Even if the data of OM1 is large, the effect of further miniaturization can be obtained as compared with the conventional one.
【００２８】また、以上の様なデータ記憶装置は、デー
タ伝送装置を初めその他のいろいろな装置のデータ記憶
装置として応用できる。Further, the data storage device as described above can be applied as a data storage device for various devices such as a data transmission device.
【００２９】尚、以上の一実施例においては、ＣＰＵ４
からのアドレスビット数が３ビットで、上位ビット群を
２ビットとし、下位ビットを１ビットとした場合につい
て説明したが、これに限るものではない。他の更に多く
のビット数であっても効果的である。In the above embodiment, the CPU 4
The case where the number of address bits from 1 to 3 is 3, the upper bit group is 2 bits, and the lower bit is 1 bit has been described, but the present invention is not limited to this. Other larger numbers of bits are also effective.
【００３０】例えば、上述の一実施例の上記図１及び図
３、図４においては、アドレスビット数が３ビットで、
上位ビット数が２ビットで、下位ビット数が１ビットの
一例について、説明したが、更に一般的には図５及び図
６に示す様にすることができる。For example, in FIG. 1, FIG. 3 and FIG. 4 of the above-mentioned embodiment, the number of address bits is 3 bits,
An example in which the number of upper bits is 2 bits and the number of lower bits is 1 bit has been described, but more generally it can be as shown in FIGS. 5 and 6.
【００３１】図５は一般的な例のデータＲＯＭ１の内部
構成であり、アドレス０〜２ｎ−１までに、データ長ｍ
ビットのデータＡ〜Ｚを格納している状態を示してい
る。FIG. 5 shows the internal structure of a data ROM 1 of a general example. The data length m is from address 0 to 2 n -1.
It shows a state in which bit data A to Z are stored.
【００３２】図６は上記図５の構成のデータＲＯＭ１の
データをパリティ検出するためのパリティビットの格納
の仕方を示している。上記データＲＯＭ１に対するアド
レスの上位ビット群で表されるアドレスは０〜２
（ｎ−ｓ）−１となり、１アドレスに格納されるパリテ
ィビットはデータ長Ｌ＝２ｓで表される。例えば、アド
レス０には、ＬＳＢ（最下位ビット）にはデータＡに対
するパリティビットを格納し、ＭＳＢ（最上位ビット）
にはデータＨに対するパリティビットを格納しておくこ
とによって実現することができる。FIG. 6 shows a method of storing a parity bit for detecting the parity of the data in the data ROM 1 having the configuration shown in FIG. The address represented by the upper bit group of the address for the data ROM 1 is 0 to 2
(N−s) −1, and the parity bit stored in one address is represented by the data length L = 2 s . For example, at address 0, the parity bit for data A is stored in LSB (least significant bit), and MSB (most significant bit).
Can be realized by storing a parity bit for the data H.
【００３３】また、以上の一実施例において、アドレス
ビット群を３ビットとし、上位ビット群を２ビットと
し、下位ビットを１ビットとしたが、逆にして、下位ビ
ットを２ビットとし、上位ビットを１ビットとしてもよ
い。In the above embodiment, the address bit group is 3 bits, the high-order bit group is 2 bits, and the low-order bit is 1 bit. Conversely, the low-order bit is 2 bits and the high-order bit is high. May be 1 bit.
【００３４】更に、上述の図１においては、上位ビット
群の表すアドレスでパリティビット格納ＲＯＭ５にパリ
ティビットデータを格納したが、逆にして、下位ビット
群の表すアドレスでパリティビット格納ＲＯＭ５にパリ
ティビットデータを格納し、上位ビット群を選択回路６
に供給して、所望のパリティビットデータを選択出力す
る構成であってもよい。Further, in FIG. 1 described above, the parity bit data is stored in the parity bit storage ROM 5 at the address represented by the upper bit group, but the parity bit data is stored in the parity bit storage ROM 5 at the address represented by the lower bit group. Stores data and selects upper bit group 6
To the desired parity bit data and output the desired parity bit data.
【００３５】更にまた、上述の一実施例の図１において
は、ＣＰＵ４からアドレスビット郡が供給される一例を
示したが、これに限定するものではない。ＣＰＵ以外の
ものから供給される場合であってもよい。Furthermore, in FIG. 1 of the above-described embodiment, an example in which the address bit group is supplied from the CPU 4 is shown, but the present invention is not limited to this. It may be supplied from something other than the CPU.
【００３６】また、以上の一実施例においては、読み出
し専用の半導体ＬＳＩであるＲＯＭを例に説明したが、
これに限定するものではない。つまり、読み出し専用の
不揮発性記憶手段であれば、ＲＯＭチップが複数内蔵さ
れたモジュールやボードの形式のものであっても適用す
ることができる。Further, in the above-mentioned one embodiment, the ROM which is a read-only semiconductor LSI has been described as an example.
It is not limited to this. In other words, any read-only non-volatile storage means can be applied even in the form of a module or board having a plurality of ROM chips incorporated therein.
【００３７】更に、以上の一実施例においては、１ビッ
ト垂直パリティビットによるパリティ検出を例に説明し
たが、これに限定するものではない。その他の水平パリ
ティなどを使用したデータ検査のための誤り検出方式な
どであってもよい。Further, in the above embodiment, the parity detection by the 1-bit vertical parity bit has been described as an example, but the invention is not limited to this. Other error detection methods for data inspection using horizontal parity or the like may be used.
【００３８】[0038]
【発明の効果】以上述べた様にこの発明のデータ記憶装
置によれば、読み出し専用データ記憶手段と、読み出し
専用検査用データ記憶手段と、選択手段と、検査手段と
を備えているので、検査用データの格納領域を従来に比
べ少ない格納領域で実現でき、しかも簡単な構成で実現
できる。As described above, according to the data storage device of the present invention, the read-only data storage means, the read-only inspection data storage means, the selection means, and the inspection means are provided. The storage area for the data for use can be realized with a smaller storage area than the conventional one, and can be realized with a simple configuration.
【図１】この発明の一実施例のデータ記憶装置の機能ブ
ロック図である。FIG. 1 is a functional block diagram of a data storage device according to an embodiment of the present invention.
【図２】従来例のデータ記憶装置の機能ブロック図であ
る。FIG. 2 is a functional block diagram of a conventional data storage device.
【図３】一実施例のデータＲＯＭの内部構成図である。FIG. 3 is an internal configuration diagram of a data ROM of one embodiment.
【図４】一実施例のパリティビット格納ＲＯＭの内部構
成図である。FIG. 4 is an internal configuration diagram of a parity bit storage ROM according to an embodiment.
【図５】他の実施例のデータＲＯＭの内部構成図であ
る。FIG. 5 is an internal block diagram of a data ROM of another embodiment.
【図６】他の実施例のパリティビット格納ＲＯＭの内部
構成図である。FIG. 6 is an internal configuration diagram of a parity bit storage ROM of another embodiment.
１…データＲＯＭ、５…パリティビット格納ＲＯＭ、６
…選択回路、７…パリティ検出回路。1 ... Data ROM, 5 ... Parity bit storage ROM, 6
... selection circuit, 7 ... parity detection circuit.
Claims (1)
るデータを読み出す読み出し専用データ記憶手段と、 上記読み出し専用データ記憶手段の各データを検査する
ための各検査用データを、上記読み出し専用データ記憶
手段に対する上記アドレスビット群の上位又は下位ビッ
ト群で表されるアドレスに予め複数格納していて、上記
読み出し専用データ記憶手段に対するアドレスビット群
の供給に伴って、対応する上位又は下位ビット群で表さ
れるアドレスの複数の検査用データを読み出す読み出し
専用検査用データ記憶手段と、 上記上位又は下位ビット群のアドレス供給によって上記
読み出し専用検査用データ記憶手段から読み出される複
数の検査用データの内、上記上位又は下位ビット群の他
方の下位又は上位ビット群に対応するいずれかの検査用
データを選択して出力する選択手段と、 上記選択手段から出力された検査用データに基づいて、
上記読み出し専用データ記憶手段から読み出されたデー
タを検査する検査手段とを備えることを特徴とするデー
タ記憶装置。1. A read-only data storage means for reading corresponding data by supplying an address bit group, and inspection data for inspecting each data of the read-only data storage means, to the read-only data storage means. A plurality of addresses are stored in advance in the addresses represented by the upper or lower bit group of the address bit group, and are represented by the corresponding upper or lower bit group as the address bit group is supplied to the read-only data storage means. Read-only inspection data storage means for reading out a plurality of inspection data at an address, and among the plurality of inspection data read from the read-only inspection data storage means by supplying an address of the upper or lower bit group, the upper or lower Whichever corresponds to the other lower or upper bit group of the lower bit group Selection means for selecting and outputting test data, based on the test data output from said selecting means,
A data storage device comprising: an inspection unit that inspects the data read from the read-only data storage unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4264606A JPH06119255A (en) | 1992-10-02 | 1992-10-02 | Data storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4264606A JPH06119255A (en) | 1992-10-02 | 1992-10-02 | Data storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06119255A true JPH06119255A (en) | 1994-04-28 |
Family
ID=17405659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4264606A Pending JPH06119255A (en) | 1992-10-02 | 1992-10-02 | Data storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06119255A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7089447B2 (en) * | 2003-08-13 | 2006-08-08 | Texas Instruments Incorporated | Apparatus and method for compression based error correction procedure in a data processing system |
| WO2014002222A1 (en) * | 2012-06-28 | 2014-01-03 | 三菱電機株式会社 | Read request processing device |
-
1992
- 1992-10-02 JP JP4264606A patent/JPH06119255A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7089447B2 (en) * | 2003-08-13 | 2006-08-08 | Texas Instruments Incorporated | Apparatus and method for compression based error correction procedure in a data processing system |
| WO2014002222A1 (en) * | 2012-06-28 | 2014-01-03 | 三菱電機株式会社 | Read request processing device |
| JP5623677B2 (en) * | 2012-06-28 | 2014-11-12 | 三菱電機株式会社 | Read request processing device |
| TWI492237B (en) * | 2012-06-28 | 2015-07-11 | Mitsubishi Electric Corp | Read request processing device |
| US9465691B2 (en) | 2012-06-28 | 2016-10-11 | Mitsubishi Electric Corporation | Read request processing apparatus |
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