JPH06118903A - Circuit for addressing column in matrix display - Google Patents

Circuit for addressing column in matrix display

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JPH06118903A
JPH06118903A JP33759991A JP33759991A JPH06118903A JP H06118903 A JPH06118903 A JP H06118903A JP 33759991 A JP33759991 A JP 33759991A JP 33759991 A JP33759991 A JP 33759991A JP H06118903 A JPH06118903 A JP H06118903A
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memory
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rows
display
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JP33759991A
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Bernard Hepp
エプ ベルナール
Bruno Mourey
ムレ ブリューノ
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Thomson-LCD
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Thomson-LCD
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Abstract

PURPOSE: To eliminate the need of serial data transfer among circuits by using a RAM memory for data storage for a screen and connecting the output to an output circuit. CONSTITUTION: This circuit for addressing columns C1 , C2 ,... Cnc inside a display is basically provided with at least one volatile memory 10, preferably a video RAM memory. The memory is used so as to store NL×nc×m bits and is divided into the rows of the nc pieces of the blocks of (m) bits preferably. In this case, (m) is a bit number required for coding various gray levels. Also, the respective rows are provided with the nc pieces of the blocks and the memory is provided with the NL pieces of the rows. Then, the nc pieces of the output blocks of the memory are connected to the output circuit 11 provided with the nc pieces of stages and the nc pieces of the columns inside the display 1 are directly controlled.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、マトリックスディスプ
レイ内の列にアドレスする回路に関するものである。以
下の本発明の説明は、特に、各画素が、行及び列として
知られている２組の互いに垂直な導体によって形成され
たマトリックスの交点にあり、液晶等の電気光学構成要
素からなるコンデンサと直列に接続された制御トランジ
スタを備えるアクティブマトリックスフラットディスプ
レイに基づいて行う。しかしながら、本発明は、他の型
のマトリックスディスプレイ、特に、コンデンサを行及
び列に接続するスイッチング構成要素がダイオードまた
は類似の構成要素からなるディスプレイ、または、当業
者には周知の他の型のディスプレイに適用することがで
きることは、当業者には明らかである。FIELD OF THE INVENTION The present invention relates to a circuit for addressing columns in a matrix display. The description of the invention which follows is especially based on the fact that each pixel is at the intersection of a matrix formed by two sets of mutually perpendicular conductors known as rows and columns, and a capacitor consisting of electro-optical components such as liquid crystals. It is based on an active matrix flat display with control transistors connected in series. However, the invention applies to other types of matrix displays, in particular those in which the switching components connecting the capacitors in rows and columns consist of diodes or similar components, or other types of displays known to those skilled in the art. It will be apparent to those skilled in the art that

【０００２】[0002]

【従来の技術】図１に図示したように、そのようなアク
ティブマトリックスフラットディスプレイは、行Ｌ1、
Ｌ2、・・・、ＬNL及び列Ｃ1、Ｃ2、・・・、Ｃncとし
て称される２組の互いに垂直な導体によって構成されて
いる。画素Ｐは、各行と各列の交点に接続されており、
能動スイッチング構成要素、この場合は、コンデンサＣ
に直列に接続されたトランジスタＴからなる。コンデン
サＣは、液晶等の電気光学構成要素からなる。実際、液
晶は、漏れ抵抗器に並列のコンデンサに等価であり、こ
の回路全体はメモリ効果を与える。しかしながら、この
抵抗器は、本発明には関係しないので、図示していな
い。図１に図示したように、ディスプレイ１中の行
Ｌ1、Ｌ2、Ｌ3、・・・、ＬNLは行制御回路５に接続さ
れており、各行に制御パルスを逐次的に転送する。これ
らのパルスは、トランジスタＴのゲートに印加され、そ
れらのトランジスタを導通にする。また、ディスプレイ
１内の列Ｃ1、Ｃ2 、・・・、Ｃncは、列制御回路４に
接続されており、その回路は、選択された行の画素に、
ディスプレイ１上にディスプレイすべき情報を示す電圧
を並列式に印加する。現在、多くの使用例で、液晶フラ
ットディスプレイにディスプレイされるべき画像は、最
初に、画像メモリ２に格納される。画素に対応するデー
タは、画像メモリにデジタル形態で格納される。このデ
ータは、ｍビットにコード化されており、但し、ｍは液
晶ディスプレイにディスプレイすべきグレイレベルを形
成するのに必要なビット数である。図１に図示したよう
に、画像メモリに格納されるデータは、シフトレジスタ
３にパラレルに転送される。このシフトレジスタは、デ
ータをパラレルからシリアルに変換して、データを列制
御回路４に送り、そこで、サンプリングまたは直列−並
列シフトレジスタを使用することによって、シリアルか
らパラレルに再変換される。シフトレジスタは、通常、
シリアルリンクによって列制御回路に接続されている。
しかしながら、パラレルに転送された点の数が小さい、
すなわち、好ましくは16より小さい時、パラレルリンク
を使用することもできる。この種のアドレッシング回路
には多くの欠点があり、特に、列制御回路４が動作する
周波数に欠点がある。また、液晶ディスプレイの点の数
が増加するにつれて、列制御回路の周波数は、そのリフ
レッシュ速度に関する規格を満たすように、大きくなら
なければならない。2. Description of the Related Art As shown in FIG. 1, such an active matrix flat display has a row L 1 ,
L 2, ···, L NL and columns C 1, C 2, ···, is constituted by two sets of mutually perpendicular conductor referred as C nc. The pixel P is connected to the intersection of each row and each column,
An active switching component, in this case a capacitor C
And a transistor T connected in series. The capacitor C is composed of electro-optical components such as liquid crystal. In fact, the liquid crystal is equivalent to a capacitor in parallel with a leakage resistor and this whole circuit gives a memory effect. However, this resistor is not shown because it is not relevant to the present invention. As shown in FIG. 1, the rows L 1 , L 2 , L 3 , ..., L NL in the display 1 are connected to a row control circuit 5 and sequentially transfer control pulses to each row. These pulses are applied to the gates of transistors T, making them conductive. Further, the columns C 1 , C 2 , ..., C nc in the display 1 are connected to the column control circuit 4, which circuit is connected to the pixels in the selected row.
A voltage indicating information to be displayed on the display 1 is applied in parallel. Currently, in many applications, the image to be displayed on the liquid crystal flat display is first stored in the image memory 2. The data corresponding to the pixels is stored in the image memory in digital form. This data is encoded in m bits, where m is the number of bits required to form the gray level to be displayed on the liquid crystal display. As shown in FIG. 1, the data stored in the image memory is transferred to the shift register 3 in parallel. The shift register converts the data from parallel to serial and sends the data to the column control circuit 4, where it is reconverted from serial to parallel by using a sampling or serial-parallel shift register. Shift registers are usually
It is connected to the column control circuit by a serial link.
However, the number of points transferred in parallel is small,
That is, parallel links may be used, preferably when less than 16. This kind of addressing circuit has many drawbacks, especially the frequency at which the column control circuit 4 operates. Also, as the number of dots in a liquid crystal display increases, the frequency of the column control circuit must increase to meet its refresh rate specification.

【０００３】[0003]

【発明が解決しようとする課題】本発明は、回路間にシ
リアルにデータを転送する必要のないマトリックスディ
スプレイ用の新規な列アドレッシング回路を提案するこ
とによって、これらの問題を解決することを目的とす
る。The present invention aims to solve these problems by proposing a novel column addressing circuit for a matrix display which does not require serial data transfer between the circuits. To do.

【０００４】[0004]

【課題を解決するための手段】従って、本発明は、ＮＬ
行とｎｃ列のマトリックスディスプレイ内の列にアドレ
スする回路であって、ＮＬ行のｍビットのｎｃ個のブロ
ックに組織化された少なくとも１つのＲＡＭメモリが、
スクリーン用のデータを格納するのに使用され、その出
力はアクティブマトリックスディスプレイ内のｎｃ個の
列を直接制御するｎｃ個の段とｎｃ個の出力とを備える
出力回路に接続されている回路に関するものである。好
ましい一実施例では、各出力回路の段は、ｍビット用の
ラッチ回路とｍビットをアナログ信号に変換するデジタ
ル−アナログ変換器とを備える。別の実施例では、アド
レスする回路及びマトリックスディスプレイは、同一基
板上に集積化されている。これは、薄膜技術を使用する
ことによって容易に実施できる。本発明及び本発明の他
の利点は、添付図面を参照して行う以下の好ましい実施
態様の説明によって明らかになろう。説明を簡単にする
ために、特に、フラットディスプレイの構成要素には、
全部の図面で同じ参照番号を付した。Accordingly, the present invention provides an NL
A circuit for addressing columns in a matrix display of rows and nc columns, the at least one RAM memory organized into nc blocks of m bits of NL rows,
Used to store data for a screen, the output of which relates to a circuit connected to an output circuit having nc stages and nc outputs that directly control nc columns in an active matrix display. Is. In a preferred embodiment, each output circuit stage comprises a latch circuit for m bits and a digital-to-analog converter for converting m bits into an analog signal. In another embodiment, the addressing circuit and the matrix display are integrated on the same substrate. This can be easily done by using thin film technology. The invention and other advantages of the invention will be apparent from the following description of the preferred embodiments with reference to the accompanying drawings. For simplicity of explanation, in particular the components of the flat display are
All drawings have the same reference numbers.

【０００５】[0005]

【実施例】図２に図示したアクティブマトリックスディ
スプレイは、図１に図示したディスプレイ１と同じであ
る。これは、コンデンサＣによって表わされた液晶を行
及び列のマトリックスに接続するスイッチング構成要素
が薄膜トランジスタＴによって構成されているディスプ
レイである。トランジスタＴのゲートは、行に接続され
ており、トランジスタＴの電極の１つは列に接続されて
おり、トランジスタＴのもう１つの電極はコンデンサＣ
の電極の１つに接続されている。図２に図示したよう
に、及び、本発明に記載のように、ディスプレイ内の列
Ｃ1、Ｃ2、・・・、Ｃncにアドレスする回路は、基本的
に、少なくとも１つの揮発性メモリ10、好ましくは、ビ
デオＲＡＭメモリを備える。実際、このメモリは、複数
ビデオＲＡＭを相互に接続して形成され、要求される容
量を得ることができる。このメモリは、ＮＬ×ｎｃ×ｍ
ビットを格納するのに使用される。好ましくは、ｍビッ
トのｎｃ個のブロックの行に分割されるが、但し、ｍは
様々なグレーレベルをコード化するのに必要とされるビ
ット数である。この場合、グレーレベルをコード化する
のに５ビットが示されている。各行は、ｎｃ個のブロッ
クを備え、メモリはＮＬ個の行を備える。メモリのｎｃ
個の出力ブロックは、ｎｃ個の段を備える出力回路11に
接続されており、ディスプレイ１内のｎｃ個の列を直接
制御する。さらに詳しく言えば、出力回路11は、ｎｃ個
のラッチ回路12を備え、このラッチ回路は各々列のため
にｍビットを一時的に格納する。各ラッチ回路は、デジ
タル−アナログ変換器13に接続されており、この変換器
はｍビットを要求されるグレーレベルを示すアナログ電
圧に変換し、アドレスされた行の画素を活性化する。好
ましくは、各デジタル−アナログ変換器は、また、各フ
レームごとに出力電圧を反転させる。この電圧の反転に
よって、当業者には周知のように、液晶の動作が改善さ
れる。また、図２に図示したように、メモリ10は、入／
出力制御回路14によって従来のように制御される。入／
出力制御回路14からの信号のシーケンスは、特に、いず
れかの行ｉ（但し、ｉは１〜ＮＬの範囲にある）の全デ
ータを、既にビデオＲＡＭで使用されている方法で出力
回路11に転送するために使用される。上記の回路では、
液晶ディスプレイにディスプレイされるべきデータ、例
えば、液晶ディスプレイを使用して、テレビまたはグラ
フィック画像をディスプレイする時のビデオフレーム等
は、行ごとにメモリ10に格納され、ディスプレイ１に行
ごとに転送される。データをパラレルからシリアルに変
換し、次に、シリアルからパラレルに変換するのはもは
や必要ではない。従って、種々の回路の動作周波数を小
さくすることができる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT The active matrix display shown in FIG. 2 is the same as the display 1 shown in FIG. This is a display in which the switching components connecting the liquid crystals represented by the capacitors C in a matrix of rows and columns are constituted by thin film transistors T. The gates of the transistors T are connected to rows, one of the electrodes of the transistors T is connected to a column, and the other of the electrodes of the transistors T is connected to the capacitor C.
Is connected to one of the electrodes. As shown in FIG. 2 and as described in the present invention, the circuit for addressing the columns C 1 , C 2 , ..., C nc in the display basically comprises at least one volatile memory. 10, preferably with video RAM memory. In fact, this memory is formed by connecting a plurality of video RAMs to each other to obtain the required capacity. This memory is NL × nc × m
Used to store bits. Preferably, it is divided into rows of nc blocks of m bits, where m is the number of bits required to code the various gray levels. In this case, 5 bits are shown to encode the gray level. Each row comprises nc blocks and the memory comprises NL rows. Memory nc
The output blocks are connected to an output circuit 11 having nc stages and directly control the nc columns in the display 1. More specifically, the output circuit 11 comprises nc latch circuits 12, which temporarily store m bits for each column. Each latch circuit is connected to a digital-to-analog converter 13, which converts the m bits into an analog voltage indicating the required gray level and activates the pixels of the addressed row. Preferably, each digital-to-analog converter also inverts the output voltage every frame. This voltage reversal improves the operation of the liquid crystal, as is well known to those skilled in the art. In addition, as shown in FIG.
It is controlled by the output control circuit 14 in the conventional manner. On /
The sequence of signals from the output control circuit 14 is, in particular, that all data of any row i (where i is in the range 1 to NL) is sent to the output circuit 11 in the manner already used in the video RAM. Used to transfer. In the circuit above,
Data to be displayed on the liquid crystal display, for example, a video frame when a television or a graphic image is displayed using the liquid crystal display is stored in the memory 10 row by row and transferred to the display 1 row by row. . It is no longer necessary to convert the data from parallel to serial and then serial to parallel. Therefore, the operating frequencies of various circuits can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図１】従来技術による列アドレッシング回路を備える
アクティブマトリックスフラットディスプレイの単純化
した概略ブロック図である。FIG. 1 is a simplified schematic block diagram of an active matrix flat display with column addressing circuitry according to the prior art.

【図２】本発明による列アドレッシング回路を備えるア
クティブマトリックスフラットディスプレイの単純化し
た概略ブロック図である。FIG. 2 is a simplified schematic block diagram of an active matrix flat display with column addressing circuitry according to the present invention.

【符号の説明】[Explanation of symbols]

１ ディスプレイ ２ 画像メモリ ３ シフトレジスタ ４ 列制御回路 ５ 行制御回路 10 揮発性メモリ 11 出力回路 12 ラッチ回路 13 デジタル−アナログ変換器 14 入／出力制御回路 1 Display 2 Image Memory 3 Shift Register 4 Column Control Circuit 5 Row Control Circuit 10 Volatile Memory 11 Output Circuit 12 Latch Circuit 13 Digital-Analog Converter 14 Input / Output Control Circuit

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 ＮＬ行及びｎｃ列のマトリックスディス
プレイにおいて列にアドレスするための回路であって、
この回路は、ＮＬ行のｍビットのｎｃ個のブロックに組
織化されて、スクリーン用のデータを格納するために使
用される少なくとも１つのＲＡＭメモリ(10)を具備し、
該メモリはｎｃ個の段とｎｃ個の出力を備える出力回路
(11)に接続されており、該出力回路はアクティブマトリ
ックスディスプレイ（１）内のｎｃ個の出力を直接制御
することを特徴とする回路。1. A circuit for addressing columns in a matrix display of NL rows and nc columns, comprising:
The circuit comprises at least one RAM memory (10) organized into NL rows of m-bit nc blocks and used to store data for a screen,
The memory is an output circuit having nc stages and nc outputs
A circuit characterized in that it is connected to (11) and the output circuit directly controls nc outputs in the active matrix display (1). 【請求項２】 上記出力回路の各段は、ｍビットのラッ
チ回路(12)とそのｍビットをアナログ信号に変換するデ
ジタル−アナログ変換器(13)とを備えることを特徴とす
る請求項１に記載の回路。2. Each stage of the output circuit comprises an m-bit latch circuit (12) and a digital-analog converter (13) for converting the m-bit into an analog signal. The circuit described in. 【請求項３】 各デジタル−アナログ変換器(13)は、電
圧反転機能を備えることを特徴とする請求項２に記載の
回路。3. Circuit according to claim 2, characterized in that each digital-to-analog converter (13) has a voltage inverting function. 【請求項４】 上記メモリは、ビデオ画像メモリである
ことを特徴とする請求項１に記載の回路。4. The circuit of claim 1, wherein the memory is a video image memory. 【請求項５】 上記アドレスする回路及び上記アクティ
ブマトリックスディスプレイは同一基板に集積化されて
いることを特徴とする請求項１〜４のいずれか１項に記
載の回路。5. The circuit according to claim 1, wherein the addressing circuit and the active matrix display are integrated on the same substrate. 【請求項６】 薄膜技術を使用して製造される請求項５
に記載の回路。6. The method of claim 5, manufactured using thin film technology.
The circuit described in.
JP33759991A 1990-11-27 1991-11-27 Circuit for addressing column in matrix display Withdrawn JPH06118903A (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9014784 1990-11-27
FR9014784A FR2669761B1 (en) 1990-11-27 1990-11-27 ADDRESSING CIRCUIT FOR COLUMNS OF A MATRIX SCREEN.

Publications (1)

Publication Number Publication Date
JPH06118903A true JPH06118903A (en) 1994-04-28

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ID=9402615

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JP (1) JPH06118903A (en)
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Also Published As

Publication number Publication date
EP0488851A1 (en) 1992-06-03
FR2669761A1 (en) 1992-05-29
FR2669761B1 (en) 1993-01-22

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