JPH0611552B2 - Printer controller - Google Patents
Printer controllerInfo
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- JPH0611552B2 JPH0611552B2 JP62083075A JP8307587A JPH0611552B2 JP H0611552 B2 JPH0611552 B2 JP H0611552B2 JP 62083075 A JP62083075 A JP 62083075A JP 8307587 A JP8307587 A JP 8307587A JP H0611552 B2 JPH0611552 B2 JP H0611552B2
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- raster
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
- G06K15/02—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers
- G06K15/12—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers by photographic printing, e.g. by laser printers
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプリンタ制御装置に係り、特にドットパターン
データの拡大・縮小を行なうのに好適なプリンタ制御装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a printer control device, and more particularly to a printer control device suitable for enlarging / reducing dot pattern data.
従来プリンタ制御装置は、特開昭59-180787号公報に記
載のように、レーザビームプリンタにおいて、プリント
データを一時蓄えるためのイメージバッファを持ってい
た。この方式において、画像の拡大等を行なう場合、一
度イメージバッファリングされたデータを拡大の倍率分
だけくり返して印刷を行なう事により、画像の拡大等を
実現できた。Conventionally, a printer control device has an image buffer for temporarily storing print data in a laser beam printer, as described in JP-A-59-180787. In this method, when an image is enlarged, the image buffered data can be enlarged by repeating the printing by the enlargement magnification and printing.
上記技術においては、画像を拡大・縮小するための容量
の大きいイメージバッファが１ラスタに対して２個必要
となり、プリンタ制御装置を小形軽量化する上で問題と
なっていた。In the above technique, two image buffers having a large capacity for enlarging / reducing an image are required for one raster, which is a problem in reducing the size and weight of the printer control device.
上記問題は、イメージバッファ（以下、データバッファ
と称する）を小型化することにより解決できるが、デー
タバッファを小型化すると、プリントデータ（以下、ド
ットパターンデータと称する）をメモリから読み出すた
めのアドレス計算を頻繁に行なう必要が生じ、アドレス
計算を行なうためのハードウェア量が増加するという問
題が生じる。特に、画像をn/m倍に拡大／縮小する場
合、アドレス計算のためのハードウェア量増加は、著し
いものになる。The above problem can be solved by downsizing an image buffer (hereinafter referred to as a data buffer). However, when the data buffer is downsized, an address calculation for reading print data (hereinafter referred to as dot pattern data) from a memory is performed. Must be performed frequently, which causes a problem that the amount of hardware for performing address calculation increases. In particular, when enlarging / reducing an image by n / m times, the increase in the amount of hardware for address calculation becomes significant.
ハードウェアを用いることなく、マイクロコンピュータ
を用いてアドレス計算を行うことにより、ハードウェア
量の増加という問題は避けることができる。しかし、マ
イクロコンピュータによるアドレス計算は、通常ハード
ウェアによるアドレス計算よりも多大の時間がかかり、
その結果、印刷に多大の時間を要するという新たな問題
を生じる。By performing address calculation using a microcomputer without using hardware, the problem of increased hardware amount can be avoided. However, the address calculation by the microcomputer usually takes much more time than the address calculation by the hardware,
As a result, a new problem arises that printing takes a lot of time.
本発明は、上記した従来技術の問題点に鑑みなされたも
ので、ドットパターンデータをメモリから読み出す際
に、大容量のデータバッファを設ける必要性をなくし、
かつメモリからドットパターンデータを読み出すための
アドレス計算と該計算により得られたアドレスの設定を
所定のタイミングで行なうように工夫することにより、
アドレス計算に起因する印刷速度の低下を防止し、高速
印刷を可能にするプリンタ制御装置を提供することを目
的としている。The present invention has been made in view of the above-mentioned problems of the conventional technology, and eliminates the need for providing a large-capacity data buffer when reading dot pattern data from a memory,
Moreover, by devising such that the address calculation for reading the dot pattern data from the memory and the setting of the address obtained by the calculation are performed at a predetermined timing,
An object of the present invention is to provide a printer control device that prevents high speed printing by preventing a decrease in printing speed due to address calculation.
本発明のプリンタ制御装置は、ドットパターンデータを
記憶しているメモリと、上記メモリの読出しアドレスを
カウント出力するアドレスカウンタと、上記メモリから
読み出されたドットパターンデータを一時格納するデー
タバッファとを有して構成され、１ラスタ分のドットパ
ターンデータの読出し開始アドレス上記アドレスカウン
タに初期設定し、１ラスタの最初のドットパターンデー
タをダイレクトメモリアクセス方式により上記メモリか
ら読出し、続いて上記アドレスカウンタのカウント値を
読出しアドレスとして、順次上記メモリからドットパタ
ーンデータをダイレクトメモリアクセス方式により読出
し、読出されたドットパターンデータを上記データバッ
ファを介してプリンタに対して順次出力することによ
り、１ラスタ分の印字を行なうプリンタ制御装置に適用
されるものであり、次の特徴を有している。A printer control device of the present invention includes a memory that stores dot pattern data, an address counter that counts and outputs a read address of the memory, and a data buffer that temporarily stores the dot pattern data read from the memory. The read start address of the dot pattern data for one raster is initially set in the address counter, the first dot pattern data of one raster is read from the memory by the direct memory access method, and then the address counter of the address counter is read. By using the count value as the read address, the dot pattern data is sequentially read from the memory by the direct memory access method, and the read dot pattern data is sequentially output to the printer via the data buffer to print one raster mark. Is intended to be applied to a printer controller for, it has the following characteristics.
すなわち、上記１ラスタ分のドットパターンデータが上
記メモリから読出されている期間内に、次のラスタの読
出し開始アドレスを計算し、かつ上記ラスタの水平帰線
期間内に、上記計算された次のラスタの読出し開始アド
レスを上記アドレスカウンタに設定する手段を設けたこ
とを特徴としている。That is, the read start address of the next raster is calculated within the period in which the dot pattern data for one raster is read from the memory, and the calculated next read address is calculated within the horizontal retrace line period of the raster. It is characterized in that means for setting the read start address of the raster in the address counter is provided.
本発明によれば、１ラスタ分のドットパターンデータが
メモリから読出されている期間内に、次のラスタの読出
し開始アドレスを計算し、さらに上記ラスタの水平帰線
期間内に、上記計算された次のラスタの読出し開始アド
レスを上記アドレスカウンタに設定するため、アドレス
計算に多大の時間がかかつても、次のラスタのドットパ
ターンデータの読出しが遅れることはなく、プリンタは
高速に印刷を行なうことができる。According to the present invention, the read start address of the next raster is calculated within the period in which the dot pattern data for one raster is read from the memory, and further within the horizontal retrace line period of the above raster. Since the read start address of the next raster is set in the address counter, even if it takes a lot of time to calculate the address, the dot pattern data of the next raster will not be delayed and the printer should print at high speed. You can
以下添付の図面に示す実施例により、更に詳細に本発明
について説明する。Hereinafter, the present invention will be described in more detail with reference to the embodiments shown in the accompanying drawings.
第１図は本発明の一実施例を示すブロック図である。同
図において、レーザビームプリンタ１から出力される水
平同期信号ＨＳＹＮＣと垂直同期信号ＶＳＹＮＣが共に
０で印字期間になると、ゲート回路２から“１”が出力
され、カウンタ３のリセットが解除され、同時にシフト
レジスタ１７をインネーブルする。カウンタ３はｎ倍発
振器７の出力をｍ分周カウンタ８によりｍ分周して得た
基本クロックの計数を開始する。カウンタ３は最大計数
値３２のカウンタであり、その計数値に応じて出力端子
２0，２1，２2，２3，２4から“１”又は“０”を出力
する。デコーダ９はカウンタ３の出力端子２3，２4の出
力を受け、その入力値をデコードし、デコード値１〜４
に応じて出力端子Ｔ０〜Ｔ３に“１”を出力する。即
ち、デコーダ９はカウンタ３の計数値が“０〜７”のと
き端子Ｔ０から“１”を出力し、計数値が“８〜１５”
のとき端子Ｔ１から“１”を出力し、計数値が“１６〜
２３”のとき端子Ｔ２から“１”を出力し、計数値が
“２４〜３１”のとき端子Ｔ３から“１”を出力する。FIG. 1 is a block diagram showing an embodiment of the present invention. In the figure, when the horizontal synchronizing signal HSYNC and the vertical synchronizing signal VSYNC output from the laser beam printer 1 are both 0 and the printing period is reached, "1" is output from the gate circuit 2 and the reset of the counter 3 is released. The shift register 17 is enabled. The counter 3 starts counting the basic clock obtained by dividing the output of the n-fold oscillator 7 by the m division counter 8. The counter 3 is a counter of the maximum count value 32, and outputs "1" or "0" from the output terminals 2 0 , 2 1 , 2 2 , 2 3 , 2 4 according to the count value. The decoder 9 receives the outputs from the output terminals 2 3 and 2 4 of the counter 3, decodes the input values, and decodes the decoded values 1 to 4
In response to this, "1" is output to the output terminals T0 to T3. That is, the decoder 9 outputs "1" from the terminal T0 when the count value of the counter 3 is "0 to 7", and the count value is "8 to 15".
When it is, "1" is output from the terminal T1 and the count value is "16 ~
When it is 23 ", the terminal T2 outputs" 1 ", and when the count value is" 24 to 31 ", the terminal T3 outputs" 1 ".
デコーダ９の端子Ｔ０，Ｔ２の出力が“１”になるタイ
ミングにおいて（即ち、カウンタ３の計数値が８又は２
４になるタイミング）、ゲート回路１４から出力される
“１”により、バスクロック２７に同期してフリップフ
ロップ１５がセットされ、ＤＭＡ要求信号２５が制御バ
ス２４へ出力される。ＤＭＡ要求信号２５に対して図示
しないプロセッサからＤＭＡ許可信号２６が発せられ、
同じく制御バス２４を介して入力される。入力されたＤ
ＭＡ許可信号２６はフリップフロップ１５をリセットす
ると同時に、ゲート回路４，５に入力され、カウンタ３
の出力端子２4の出力に応じて、ゲート回路４，５のい
ずれか一方から交互に“１”を出力させる。これによっ
て、データバッファ１０，１１又はデータバッファ１
２，１３のいずれか一方が交互にトリガされ、このタイ
ミングでデータバス２２から出力される１６ビットのデ
ータがデータバッファ１０，１１と１２，１３に交互に
取り込まれる。At the timing when the outputs of the terminals T0 and T2 of the decoder 9 become "1" (that is, the count value of the counter 3 is 8 or 2).
4), the flip-flop 15 is set in synchronization with the bus clock 27 by "1" output from the gate circuit 14, and the DMA request signal 25 is output to the control bus 24. A DMA enable signal 26 is issued from a processor (not shown) in response to the DMA request signal 25,
It is also input via the control bus 24. D entered
The MA permission signal 26 resets the flip-flop 15, and at the same time, is input to the gate circuits 4 and 5, and the counter 3
In accordance with the output of the output terminal 2 4 of the above, "1" is alternately output from one of the gate circuits 4 and 5. As a result, the data buffers 10 and 11 or the data buffer 1
Either one of 2 and 13 is alternately triggered, and 16-bit data output from the data bus 22 is alternately fetched into the data buffers 10, 11 and 12, 13 at this timing.
次に、上記１６ビットのデータの読出しについて説明す
る。即ち、制御バス２４を介して入力されるＤＭＡ許可
信号２６は、インバータ１６を介してワード数カウンタ
１９とアドレスカウンタ２０とゲート回路２１に入力さ
れる。アドレスカウンタ２０には、水平帰線期間にＩ０
プロセッサ１８から出力された初期アドレスが取り込ま
れており、該初期アドレスに基づいて順次アドレス計算
を行ない、ゲート回路２１にＤＭＡ許可信号２６の反転
信号が入力されるタイミングでアドレスバス２３に順次
出力される。これによって、該アドレスに存在する１６
ビットデータが図示しない記憶装置から読み出され、デ
ータバス２２を介してデータバッファ１０，１１又は１
２，１３に取り込まれる。また、ワード数カウンタ１９
には、あらかじめ１ライン分のワードがＩ０プロセッサ
１８により初期設定されており、初期設定されたワード
数がＤＭＡ許可信号２６が入力される毎に１づつ減算さ
れ、最終的に０になった時点で、キャリィ信号を出力し
て、１ライン（１ラスタ）分のデータ読み出しを終了す
る。Next, reading of the 16-bit data will be described. That is, the DMA permission signal 26 input via the control bus 24 is input via the inverter 16 to the word number counter 19, address counter 20 and gate circuit 21. The address counter 20 has I0 during the horizontal blanking period.
The initial address output from the processor 18 is fetched, the address is calculated sequentially based on the initial address, and is sequentially output to the address bus 23 at the timing when the inverted signal of the DMA permission signal 26 is input to the gate circuit 21. It By this, 16 existing at the address
Bit data is read from a storage device (not shown), and data buffer 10, 11 or 1 is read via data bus 22.
It is taken in by 2, 13. Also, the word number counter 19
, The word for one line is initialized by the I0 processor 18 in advance, and the initialized number of words is decremented by 1 each time the DMA permission signal 26 is input, and finally becomes 0. Then, the carry signal is output, and the data reading for one line (one raster) is completed.
以上の様にして、データバス２２を介してデータバッフ
ァ１０，１１又は１２，１３に交互に取り込まれた１６
ビットのデータをレーザビームプリンタ１に出力する場
合の動作について説明する。この場合には、デコーダ９
の出力端子Ｔ０〜Ｔ３の出力とカウンタ３の出力端子２
0，２1，２2の出力が利用される。即ち、デコーダ９の
出力端子Ｔ０〜Ｔ３の各出力は、図示する様にデータバ
ッファ１０，１１，１２，１３の端子ＯＣに入力され、
これにより８ビット構成のデータバッファ１０〜１３の
データ出力タイミングが次の様に制御される。デコーダ
９の出力端子Ｔ０から“１”が出力されるとデータバッ
ファ１０からデータが出力されシフトレジスタ１７に入
力される。同様に、出力端子Ｔ１から“１”が出力され
るとデータバッファ１１からデータ出力され、出力端子
Ｔ２から“１”が出力されるとデータバッファ１２から
データが出力され、出力端子Ｔ３から“１”が出力され
るとデータバッファ１３からデータが出力される。シフ
トレジスタ１７は、前記した様にゲート回路２の出力
（“１”）により、すでにインネーブルされており、こ
のシフトレジスタ１７はカウンタ３の出力端子２0，
２1，２2の出力が全て“１”になるタイミング（即ち、
カウンタ３の計数値が０，８，１６，２４になるタイミ
ング）でゲート回路６から出力される“１”を端子ＬＤ
に受け、各データバッファ１０〜１３から出力されるデ
ータを取り込む。シフトレジスタ１７に取り込まれたデ
ータは、シリアル／パラレル変換され、１ビットづつレ
ーザビームプリンタ１に出力される。As described above, 16 data are alternately fetched into the data buffers 10, 11 or 12, 13 via the data bus 22.
The operation of outputting bit data to the laser beam printer 1 will be described. In this case, the decoder 9
Output terminals T0 to T3 and the output terminal 2 of the counter 3
The outputs of 0 , 2 1 and 2 2 are used. That is, the outputs of the output terminals T0 to T3 of the decoder 9 are input to the terminals OC of the data buffers 10, 11, 12, and 13 as shown in the figure,
As a result, the data output timing of the 8-bit data buffers 10 to 13 is controlled as follows. When “1” is output from the output terminal T0 of the decoder 9, data is output from the data buffer 10 and input to the shift register 17. Similarly, when "1" is output from the output terminal T1, data is output from the data buffer 11, data is output from the data buffer 12 when "1" is output from the output terminal T2, and "1" is output from the output terminal T3. When "" is output, the data is output from the data buffer 13. The shift register 17 has already been enabled by the output (“1”) of the gate circuit 2 as described above, and the shift register 17 has the output terminal 2 0 of the counter 3
Timing when the outputs of 2 1 and 2 2 are all "1" (that is,
When the count value of the counter 3 becomes 0, 8, 16, 24), "1" output from the gate circuit 6 is output to the terminal LD.
The data output from each of the data buffers 10 to 13 is received. The data taken into the shift register 17 is serial / parallel converted and output to the laser beam printer 1 bit by bit.
次に、本実施例において、拡大・縮小を行なう場合の動
作について説明する。Next, in the present embodiment, the operation when performing enlargement / reduction will be described.
先ず、縦ｎ倍を行なうときのＩ０プロセッサ１８の動作
について説明する。印刷が開始されると、Ｉ０プロセッ
サ１８はＤＭＡを行なうべきＤＭＡ開始メモリアドレス
をアドレスカウンタ２０に、また、１スキャン分のＤＭ
Ａ転送ワード数をワード数カウンタ１９に格納する。こ
こで、水平同期信号ＨＳＹＮＣが“０”となると、１ラ
イン（１ラスタ）の印字が行なわれ終了した時点で、ワ
ード数カウンタ１９からのキャリー信号（端子Ｃ）が
“１”となり、Ｉ０プロセッサ１８の割込み端子ＩＮＴ
に入力され、Ｉ０プロセッサ１８に割込みとして終了が
通知される。Ｉ０プロセッサ１８は、１ライン（１ラス
タ）のＤＭＡ印刷終了を検出すると、次に印字すべきデ
ータの初期アドレスをアドレスカウンタ２０に設定し、
またワード数カウンタ１９に値をセットする。このデー
タのセットは、水平同期信号ＨＳＹＮＣが“１”の水平
帰線期間を行う。この様な動作をワード数カウンタ１９
からの割込みが来る毎にくり返す。ここで、アドレスカ
ウンタ２０へのデータのセット方法であるが、ＤＭＡ開
始アドレスをＡ、１ライン分のワード数をＬとすると、
画像の２倍拡大を行なう場合は、アドレスカウンタにセ
ットする初期アドレスは、Ａであり、以後順にＡ，Ａ＋
Ｌ，Ａ＋Ｌ，Ａ＋２Ｌ，Ａ＋２Ｌ，……の様に、同じア
ドレスを２度づつセットする（単純２度書き）。また、
1/2縮小の場合は、 Ａ，Ａ＋２Ｌ，Ａ＋４Ｌ，Ａ＋６Ｌ，…… の様にすれば良い（単純間引き）。First, the operation of the I0 processor 18 when performing vertical n-fold will be described. When printing is started, the I0 processor 18 stores the DMA start memory address for performing DMA in the address counter 20 and DM for one scan.
The number of A transfer words is stored in the word number counter 19. Here, when the horizontal synchronizing signal HSYNC becomes "0", the carry signal (terminal C) from the word number counter 19 becomes "1" when the printing of one line (1 raster) is completed and the I0 processor 18 interrupt terminals INT
Is input to the I0 processor 18 to notify the end as an interrupt. When the I0 processor 18 detects the end of DMA printing for one line (one raster), it sets the initial address of the data to be printed next in the address counter 20,
Also, a value is set in the word number counter 19. This data is set during the horizontal retrace line period when the horizontal synchronizing signal HSYNC is "1". This operation is performed by the word number counter 19
Repeated every time an interrupt comes from. Here, regarding the method of setting data in the address counter 20, assuming that the DMA start address is A and the number of words for one line is L,
When the image is doubled in size, the initial address set in the address counter is A, and A and A +
Set the same address twice, such as L, A + L, A + 2L, A + 2L, ... (Simple double writing). Also,
In the case of 1/2 reduction, A, A + 2L, A + 4L, A + 6L, etc. may be used (simple decimation).
一般にｎ／ｍ倍する場合には、Ｎ回目のセットアドレス
は、 Ａ＋Ｌ×↓（Ｎ−１）×ｎ／ｍ↓ となる。ここで、↓↓は少数点以下切捨てを表わす。Generally, when multiplying by n / m, the Nth set address is A + L × ↓ (N−1) × n / m ↓. Here, ↓ and ↓ indicate rounding down to the nearest whole number.
この式を使えば、機械的に計算できる。この様なアドレ
ス計算はプログラマブルカウンタにより、容易に実現で
き、更にＩ０プロセッサ１８から順次アドレス計算結果
をレジスタにセットし、アドレス信号とする様に構成し
ても良い。If you use this formula, you can calculate it mechanically. Such address calculation can be easily realized by a programmable counter. Further, the I0 processor 18 may sequentially set the address calculation result in a register and use it as an address signal.
第２図は、上記したＩ０プロセッサ１８の動作を示すフ
ローチャートである。第２図に示すように、Ｉ０プロセ
ッサ１８は、初期アドレスをアドレスカウンタ２０にロ
ードした後、次のラスタの初期アドレスを計算する。す
なわち、Ｉ０プロセッサ１８は、アドレスカウンタ１８
の動作により、１ラスタ分のドットパターンデータの読
出しが行なわれている最中に、次のラスタの初期アドレ
スを計算する。そして、１ラスタ分のデータ読出し終了
を意味するワード数カウンタ１９からの割込み（ワード
数カウンタ１９からのキャリー信号）を待ち、該割込み
が入力された時点で、次のラスタの初期アドレスをアド
レスカウンタ２０に設定する。これは、ラスタの水平帰
線期間内に、次のラスタ初期アドレスがアドレスカウン
タ２０に設定されることを意味する。FIG. 2 is a flowchart showing the operation of the I0 processor 18 described above. As shown in FIG. 2, the I0 processor 18 loads the initial address into the address counter 20 and then calculates the initial address of the next raster. That is, the I0 processor 18 uses the address counter 18
By the above operation, the initial address of the next raster is calculated while the dot pattern data for one raster is being read. Then, it waits for an interrupt from the word number counter 19 (carry signal from the word number counter 19) which means the end of data reading for one raster, and when the interrupt is input, the initial address of the next raster is set to the address counter. Set to 20. This means that the next raster initial address is set in the address counter 20 within the horizontal blanking period of the raster.
次に、横方向の拡大であるが、ｎ倍発振器７は通常拡大
を行なわない場合でもレーザビームプリンタ１との同期
・位相合わせのため、ビデオクロックの８倍以上の周波
数のものを搭載している。位相合わせは、水平同期信号
ＨＳＹＮＣに同期して行ない、その回路例を第３図に示
す。Next, regarding lateral expansion, the n-fold oscillator 7 is mounted with a frequency of 8 times or more of the video clock in order to synchronize and phase with the laser beam printer 1 even when normal expansion is not performed. There is. Phase matching is performed in synchronization with the horizontal synchronizing signal HSYNC, and a circuit example thereof is shown in FIG.
なお、ｍ分周カウンタ８をＩ０プロセッサ１８よりセッ
トできる様にバスに接続しておくと、プログラマブルに
横方向の倍率を変化させることができる。If the m division counter 8 is connected to the bus so that it can be set by the I0 processor 18, the lateral magnification can be changed in a programmable manner.
また、上記した実施例においては、８ビット構成のデー
タバッファを２個一組として用いたが、本発明はこれに
限定されるものではなく、例えば、１６ビットのデータ
バッファを用いる事ができるのは言うまでもない。Further, in the above-described embodiment, two 8-bit data buffers are used as one set, but the present invention is not limited to this, and for example, a 16-bit data buffer can be used. Needless to say.
以上の説明から明らかな様に、上記実施例によれば、１
ワード分のデータバッファを２個用いるだけであるた
め、従来技術で必要とされた容量の大きいイメージバッ
ファ（２個）が不要となり、大幅にメモリ容量を小さく
する事が可能になる。そのため、プリンタ制御装置を小
形・軽量化する上で効果がある。As is clear from the above description, according to the above embodiment,
Since only two data buffers for words are used, the large-capacity image buffers (two) required in the prior art are not required, and the memory capacity can be significantly reduced. Therefore, it is effective in reducing the size and weight of the printer control device.
しかも、本実施例によれば、メモリに格納されたデータ
を任意の倍率で拡大／縮小して、ビデオインタフェース
のプリンタに出力できるので、画像の任意倍率での拡大
／縮小を行なうという効果がある。Moreover, according to the present embodiment, the data stored in the memory can be enlarged / reduced at an arbitrary magnification and output to the printer of the video interface, so that the image can be enlarged / reduced at an arbitrary magnification. .
また、既に取込み済の画像の入力線密度と、出力プリン
タの線密度が異なる場合に、これの補正を行なえるの
で、画像の線密度変換印刷を行なう事が可能になるとい
う効果がある。Further, when the input linear density of the already captured image is different from the linear density of the output printer, the correction can be performed, so that it is possible to perform the linear density conversion printing of the image.
本発明によれば、ドットパターンデータをメモリから読
み出す際に、大容量のデータバッファを設ける必要性を
なくすことが可能になり、かつアドレス計算に多大の時
間がかかつても、メモリからのドットパターンデータの
読出しが遅れることはなく、高速に印刷を行なうこと可
能になる。According to the present invention, it becomes possible to eliminate the need to provide a large-capacity data buffer when reading dot pattern data from the memory, and even if it takes a lot of time to calculate the address, the dot pattern from the memory Data reading is not delayed, and high-speed printing can be performed.
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示すＩ０プロセッサの処理を示すフローチャート、
第３図は第１図に示すｍ分周カウンタの一例を示す回路
図である。 １……レーザビームプリンタ、３……カウンタ、７……
ｎ倍発振器、８……ｍ分周カウンタ、９……デコーダ、
１０〜１３……データバッファ、１５……フリップフロ
ップ、１７……シフトレジスタ、１８……Ｉ０プロセッ
サ、１９……ワード数カウンタ、２０……アドレスカウ
ンタ、２２……データバス、２３……アドレスバス、２
４……制御バス。FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG.
A flowchart showing the processing of the I0 processor shown in the figure,
FIG. 3 is a circuit diagram showing an example of the m frequency division counter shown in FIG. 1 ... Laser beam printer, 3 ... Counter, 7 ...
n-times oscillator, 8 ... m frequency division counter, 9 ... decoder,
10 to 13 ... Data buffer, 15 ... Flip-flop, 17 ... Shift register, 18 ... I0 processor, 19 ... Word number counter, 20 ... Address counter, 22 ... Data bus, 23 ... Address bus Two
4 ... Control bus.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/40 Ａ 9068−5Ｃ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H04N 1/40 A 9068-5C
Claims (1)
リと、上記メモリの読出しアドレスをカウント出力する
アドレスカウンタと、上記メモリから読出されたドット
パターンデータを一時格納するデータバッファとを有し
て構成され、１ラスタ分のドットパターンデータの読出
し開始アドレスを上記アドレスカウンタに初期設定し、
１ラスタの最初のドットパターンデータをダイレクトメ
モリアクセス方式により上記メモリから読出し、続いて
上記アドレスカウンタのカウント値を読出してアドレス
として、順次上記メモリからドットパターンデータをダ
イレクトメモリアクセス方式により読出し、読出された
ドットパターンデータを上記データバッファを介してプ
リンタに対して順次出力することにより、１ラスタ分の
印字を行なうプリンタ制御装置において、 上記メモリから１ラスタ分のドットパターンデータを読
出す期間内に、次のラスタの読出し開始アドレスを計算
し、かつ上記ラスタの水平帰線期間内に、上記計算され
た次のラスタの読出し開始アドレスを上記アドレスカウ
ンタに設定する手段を設けたことを特徴とするプリンタ
制御装置。1. A structure having a memory for storing dot pattern data, an address counter for counting and outputting a read address of the memory, and a data buffer for temporarily storing the dot pattern data read from the memory. Then, the read start address of the dot pattern data for one raster is initialized to the above address counter,
The first dot pattern data of one raster is read from the memory by the direct memory access method, then the count value of the address counter is read and used as an address, and the dot pattern data is sequentially read and read from the memory by the direct memory access method. In a printer control device for printing one raster by sequentially outputting the dot pattern data to the printer via the data buffer, during the period in which the dot pattern data for one raster is read from the memory, A printer comprising means for calculating the read start address of the next raster and setting the calculated read start address of the next raster in the address counter within the horizontal blanking period of the raster. Control device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62083075A JPH0611552B2 (en) | 1987-04-06 | 1987-04-06 | Printer controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62083075A JPH0611552B2 (en) | 1987-04-06 | 1987-04-06 | Printer controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63249663A JPS63249663A (en) | 1988-10-17 |
| JPH0611552B2 true JPH0611552B2 (en) | 1994-02-16 |
Family
ID=13792060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62083075A Expired - Lifetime JPH0611552B2 (en) | 1987-04-06 | 1987-04-06 | Printer controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611552B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0354791B1 (en) * | 1988-08-11 | 1995-04-12 | Canon Kabushiki Kaisha | Data processing apparatus |
| US5361329A (en) * | 1988-08-11 | 1994-11-01 | Canon Kabushiki Kaisha | Data processing apparatus |
| JPH0717075A (en) * | 1993-07-01 | 1995-01-20 | Nec Corp | Printer device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58151262A (en) * | 1982-03-05 | 1983-09-08 | Hitachi Ltd | Font memory reading out system |
| JPS60124764A (en) * | 1983-12-12 | 1985-07-03 | Minolta Camera Co Ltd | Direct memory access controller |
| JPS60201958A (en) * | 1984-03-26 | 1985-10-12 | Tokyo Electric Co Ltd | Data forwarding circuit for thermal head |
| JPS6248560A (en) * | 1985-08-28 | 1987-03-03 | Tokyo Electric Co Ltd | Printing width magnifier |
-
1987
- 1987-04-06 JP JP62083075A patent/JPH0611552B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63249663A (en) | 1988-10-17 |
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