JPH06103747A

JPH06103747A - Ｄｒａｍカード制御方式

Info

Publication number: JPH06103747A
Application number: JP4248356A
Authority: JP
Inventors: Makoto Sakai; 誠酒井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-09-17
Filing date: 1992-09-17
Publication date: 1994-04-15

Abstract

(57)【要約】【目的】カード構成情報を格納したシリアルＥＥＰＲＯ
ＭなどのＲＯＭを実装したＤＲＡＭカードが、このＲＯ
ＭとＤＲＡＭの動作電圧が異なっていても支障なく使用
できるようにする。【構成】ＤＲＡＭ２３１の動作電圧情報を含むカード構
成情報を格納したＥＥＰＲＯＭ２３２をＤＲＡＭカード
２３に実装し、同カード２３がカードスロット２４に装
着された状態では、ＤＲＡＭ２３１にはＤＲＡＭＶＣＣ
２４１から、ＥＥＰＲＯＭ２３２にはＥＥＰＲＯＭＶＣ
Ｃ２４３から、それぞれ独立に電源電圧が供給可能な構
成とし、システム立ち上げ時に、ＰＤピン線群２４４中
のＰＤ８−ＰＤ６を出力モードに切り替えると共に、Ｐ
Ｄ５を入力モードとし、ＤＲＡＭ２３１のＳＯ端子から
出力されるカード構成情報をＰＤ５より読み込み、同情
報中の動作電圧情報の示す電源電圧をＤＲＡＭＶＣＣ２
４１に供給する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナルコンピュー
タ等における拡張メモリに利用されるＤＲＡＭカードの
制御方式に関する。

【０００２】

【従来の技術】従来、パーソナルコンピュータの拡張メ
モリは各社が独自に開発してきたが、近年、業界の標準
化への期待を受けて、ＪＥＩＤＡにおいてＤＲＡＭカー
ドの標準化が行われ、ガイドラインＶｅｒ．１．０が発
行されるに至っている。また米国では、本ガイドライン
と同一のＤＲＡＭカード仕様がＪＥＤＥＣで承認されて
いる。

【０００３】こうして標準化されたＶｅｒ．１．０仕様
のＤＲＡＭカード（以下、単にＤＲＡＭカードと記す）
には、カードの構成をシステムで識別するためのＰＤ
（Presence Detect ）ピンが定義されている。

【０００４】ＰＤピンはＰＤ８−ＰＤ１の８本（８ビッ
ト）存在し、各ピンにそれぞれ固有の意味が割り当てら
れている。まずＰＤ８はＤＲＡＭのリフレッシュタイプ
を、ＰＤ７−ＰＤ６はカードとしてのアクセスタイム
を、それぞれ表す。またＰＤ５はバンク数を、ＰＤ４−
ＰＤ１はＤＲＡＭのロー／カラムアドレスの組み合わ
せ、およびデバイス種別（デバイス構成）を、それぞれ
表す。

【０００５】ところが、これらのカード構成情報だけで
は表現できないＤＲＡＭカードが出現する可能性があ
る。そこで将来の拡張のために、ＰＤ４−ＰＤ１に「Ｅ
ＸＰＡＮＳＩＯＮ」として拡張ＰＤピンが予約されてい
るが、使用方法は規定されていない。

【０００６】さて、上記定義されたカード構成情報だけ
では表現できないＤＲＡＭカードに対処するために、拡
張されたカード構成情報をも格納したシリアルＥＥＰＲ
ＯＭを同カードに実装し、上記の拡張ＰＤピンとして、
シリアルＥＥＰＲＯＭをＰＤピンに割り当てることが考
えられる。具体的には、ＰＤ４−ＰＤ１が「ＥＸＰＡＮ
ＳＩＯＮ」を示すとき、ＰＤ８−ＰＤ５をシステム側と
シリアルＥＥＰＲＯＭとの間の通信に用いることが考え
られる。

【０００７】ところで、主にバッテリで動作するシステ
ムでは、消費電力の低減のために、ＤＲＡＭを低電圧
（３．３Ｖ）で動作させることが要求される。しかし、
Ｉ／Ｏ（Ｉ／Ｏポート）については互換性の関係で、高
電圧（５Ｖ）動作となることがある。ＰＤピンインター
フェースはＩ／Ｏ（Ｉ／Ｏポート）につながるため、上
記のようにシリアルＥＥＰＲＯＭをＤＲＡＭカードに実
装した場合には、同ＥＥＰＲＯＭをＤＲＡＭの動作電圧
とは別の電圧で動作させる必要がある。しかしＤＲＡＭ
カードの現状の規定では、実現できない。

【０００８】また、ＤＲＡＭカードに３．３Ｖ動作のＤ
ＲＡＭを適用する場合には、その電源を、ＤＲＡＭカー
ドの３．３Ｖ用として規定されている電源ピンからとる
ことが考えられる。しかし、そのカードを５Ｖ単一シス
テム（３．３Ｖ用電源には何もつながっていないシステ
ム）に挿すと、ＤＲＡＭの電源（３．３Ｖ用電源）がフ
ローティングのまま、５Ｖレベルの信号のみがＤＲＡＭ
に加わることになり、誤動作や破壊の原因となる。逆に
ＤＲＡＭカードに５Ｖ動作のＤＲＡＭを適用し、その電
源を、ＤＲＡＭカードの５Ｖ用として規定されている電
源ピンからとり、そのカードを３．３Ｖ単一システムに
挿した場合も同様である。更に、３〜５Ｖまで動作可能
なワイドレンジのＤＲＡＭを使用する場合にも、５Ｖ用
の電源ピンと３．３Ｖ用の電源ピンとが分かれているた
め不便である。

【０００９】

【発明が解決しようとする課題】上記したように従来の
ＤＲＡＭカード制御方式では、電源ピンが、規定される
電源電圧単位で分かれているため、カード構成情報を格
納したシリアルＥＥＰＲＯＭなどのＲＯＭを実装するに
は、このＲＯＭの動作電圧とＤＲＡＭの動作電圧を一致
させなければならず、低電圧動作のＤＲＡＭを使用でき
ないという問題があった。同様の理由により、そのカー
ドがＤＲＡＭの動作電圧に一致しない単一電源電圧のシ
ステムに挿されると、誤動作や破壊の原因となる虞もあ
った。また、ワイドレンジのＤＲＡＭを使用する場合に
も、電源ピンが、規定される電源電圧単位で分かれてい
るため不便であった。

【００１０】本発明は上記事情に鑑みてなされたもので
その目的は、ＤＲＡＭとは別に、カード構成情報を格納
したシリアルＥＥＰＲＯＭなどのＲＯＭを実装したＤＲ
ＡＭカードが、このＲＯＭとＤＲＡＭの動作電圧が異な
っていたとしても、支障なく使用できるＤＲＡＭカード
制御方式を提供することにある。本発明の他の目的は、
ワイドレンジのＤＲＡＭが簡単に利用できる、ＤＲＡＭ
カード制御方式を提供することにある。

【００１１】

【課題を解決するための手段】本発明は、ＤＲＡＭカー
ドに、ＤＲＡＭとは別に、カード構成情報を格納したシ
リアルＥＥＰＲＯＭなどのＲＯＭを実装し、第１の電源
電圧用として規定されている複数の第１の電源ピンにＤ
ＲＡＭの電源を、第２の電源電圧用として規定されてい
る複数の第２の電源ピンにＲＯＭの電源を、それぞれ割
り当て、第１の電源ピンにはＤＲＡＭの動作に必要な第
３の電源電圧を、第２の電源ピンにはシリアルＥＥＰＲ
ＯＭの動作に必要な第４の電源電圧を、それぞれ独立に
供給するようにしたことを特徴とするものである。

【００１２】また本発明は、カード構成情報の格納にシ
リアルＥＥＰＲＯＭを使用したＤＲＡＭカードのカード
構成識別用の複数のピン（ＰＤピン）の一部を、シリア
ルＥＥＰＲＯＭとシステム側との間の通信用に割り当て
るようにしたことも特徴とする。

【００１３】

【作用】上記の構成においては、ＤＲＡＭカードの第１
の電源電圧用として規定されている複数の第１の電源ピ
ンがＤＲＡＭ用の電源ピンとなり、第２の電源電圧用と
して規定されている複数の第２の電源ピンがＲＯＭ（シ
リアルＥＥＰＲＯＭ）用の電源ピンとなる。即ち電源ピ
ンが、従来のように電源電圧単位でなくて、その電源ピ
ンを介して電源電圧が供給される素子の種類毎に分けら
れ、ＤＲＡＭ用の電源ピン（第１の電源ピン）とＲＯＭ
（シリアルＥＥＰＲＯＭ）用の電源ピン（第２の電源ピ
ン）に分離される。

【００１４】そして、第１の電源ピンには、その電源ピ
ンに規定された電源電圧（第１の電源電圧）によらな
い、ＤＲＡＭの動作電圧（第３の電源電圧）が供給され
る。また、第２の電源ピンには、その電源ピンに規定さ
れた電源電圧（第２の電源電圧）によらない、ＲＯＭ
（シリアルＥＥＰＲＯＭ）の動作電圧（第４の電源電
圧）が供給される。

【００１５】このように、ＤＲＡＭカードに実装された
ＤＲＡＭとＲＯＭ（シリアルＥＥＰＲＯＭ）とを、それ
ぞれ独立した電源電圧で動作させることにより、それぞ
れの動作電圧が異なっていても、ＤＲＡＭカードを支障
なく使用することができ、電源ピンに規定された電源電
圧より更に低電圧で動作するＤＲＡＭが出現した場合で
も対応可能となる。

【００１６】また、ＲＯＭにシリアルＥＥＰＲＯＭを用
い、識別用ピン（ＰＤピン）の一部をシステム側との通
信用に用いて拡張することにより、特別の入出力ピンを
持たずに、システム側との間でカード構成情報の入出力
が行える。

【００１７】ここで、カード構成情報中にＤＲＡＭの動
作に必要な電源電圧（第３の電源電圧）を示す動作電圧
情報を持たせ、上記識別用ピンの一部を介してシリアル
ＥＥＰＲＯＭからカード構成情報を読出した際に、同構
成情報中の動作電圧情報の示す第３の電源電圧を第１の
電源ピンを介してＤＲＡＭに供給することにより、この
ＤＲＡＭを誤動作や破壊を招くことなく動作させること
ができる。この場合、シリアルＥＥＰＲＯＭとして、広
範囲の電源電圧で動作するワイドレンジのシリアルＥＥ
ＰＲＯＭを使用することにより、同ＥＥＰＲＯＭからの
構成情報の読み込みが確実に行えるようになる。

【００１８】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。図１には、この発明の一実施例に係わるパーソ
ナルコンピュータのシステム構成が示されている。

【００１９】このパーソナルコンピュータは、ラップト
ップタイプまたはノートブックタイプのポータブルパー
ソナルコンピュータであり、ＩＳＡ（Ｉndustry Ｓtand
ardＡrchitecture ）仕様のシステムバス（ＩＳＡ−Ｂ
ＵＳ）１１、高速グラフィック転送用の周辺インターフ
ェースバス（ＰＩ−ＢＵＳ；Ｐeripheral ＩnterfaceＢ
ＵＳ）１２、キーボードインターフェースバス（ＫＢＣ
−ＢＵＳ）１３、および電源インターフェースバス（Ｐ
ＳＣ−ＢＵＳ）１４を備えている。

【００２０】システムバス（ＩＳＡ−ＢＵＳ）１１に
は、ＣＰＵ２０、およびＩ／Ｏコントローラ２１が接続
されている。ＣＰＵ２０およびＩ／Ｏコントローラ２１
としては、米インテル社により製造販売されているマイ
クロプロセッサ８０３８６ＳＬ、およびそのファミリー
チップである８２３６０ＳＬがそれぞれ使用される。Ｃ
ＰＵ２０は、システム全体の制御を司るためのものであ
り、システムメモリ２２に格納された処理対象のプログ
ラムを実行する。

【００２１】Ｉ／Ｏコントローラ２１は、ＣＰＵおよび
メモリサポート機能を実現するための専用ロジックであ
り、シリアルポート４１に接続されるＩ／Ｏ機器等の制
御、およびプリンタポート（ＥＰＰ；Ｅnhanced Ｐrint
er Ｐort ）４３に接続される外部プリンタの制御を行
う。また、このＩ／Ｏコントローラ２１には、ダイレク
トメモリアクセス制御のためのＤＭＡコントローラが２
個、割り込みコントローラ（ＰＩＣ；Ｐrogrammable
Ｉnterrupt Ｃontroller ）が２個、タイマ（ＰＩＴ；
Ｐrogrammable Ｉnterval Ｔimer ）が２個、シリアル
Ｉ／Ｏコントローラ（ＳＩＯ；Ｓerial Ｉnput／Ｏutpu
t Ｃontroller ）が２個、リアルタイムクロック（ＲＴ
Ｃ；Ｒeal Ｔime Ｃlock）が１個内蔵されている。リア
ルタイムクロックは、独自の動作用電池を持つ時計モジ
ュールであり、その電池から常時電源が供給されるＣＭ
ＯＳ構成のスタティクＲＡＭ（以下、ＣＭＯＳメモリと
称する）を有している。こＣＭＯＳメモリは、システム
構成を示すセットアップ情報の格納等に利用される。

【００２２】ＣＰＵ２０およびＩ／Ｏコントローラ２１
間の通信は、システムバス（ＩＳＡ−ＢＵＳ）１１、ま
たはＣＰＵ２０とＩ／Ｏコントローラ２１間に設けられ
た専用のインターフェース線を介して実行される。

【００２３】ＣＰＵ２０のローカルバスには、システム
メモリ２２が接続される。このシステムメモリ２２は、
本システム（パーソナルコンピュータシステム）のメイ
ンメモリとして利用されるものであり、処理対象となる
プログラムおよびデータ等が格納される。システムメモ
リ２２は、標準で４Ｍバイトの記憶容量を有している。

【００２４】ＣＰＵ２０のローカルバスには、例えばＪ
ＥＩＤＡ規格のオプションのＤＲＡＭカード２３が、コ
ンピュータ本体に設けられた８８ピンの専用カードスロ
ット２４を介してオプション接続される。ＤＲＡＭカー
ド２３は、本システムの拡張メモリとして使用されるも
のであり、２Ｍバイト、４Ｍバイト、８Ｍバイト、１６
Ｍバイト等の多数の種類がある。このＤＲＡＭカード２
３およびその周辺の構成については、図２を参照して後
述する。

【００２５】また、システムバス（ＩＳＡ−ＢＵＳ）１
１には、ＢＩＯＳ−ＲＯＭ２５が接続されている。この
ＢＩＯＳ−ＲＯＭ２５は、基本入出力プログラム（ＢＩ
ＯＳ；Ｂasic Ｉ／ＯＳystem ）を記憶するためのも
のであり、プログラム書き替えが可能なようにフラッシ
ュメモリ（ＦＬＡＳＨＭＥＭ）によって構成されてい
る。基本入出力プログラムには、電源投入時の初期化処
理のためのプログラムや、各種入出力装置を制御するた
めのドライバプログラム等が含まれている。

【００２６】システムバス（ＩＳＡ−ＢＵＳ）１１に
は、さらに、ステータスＬＣＤ制御ゲートアレイ（ＳＬ
ＣＤＣＧＡ）２６、フロッピーディスクコントローラ
（ＦＤＣ）２７、ＰＣＭＣＩＡゲートアレイ（ＰＣＭＣ
ＩＡＧＡ）２８、キーボードコントローラ（ＫＢＣ）
３０、拡張ユニット（Ｄesk Ｓtation）が装着可能な
拡張コネクタ３１、およびハードディスクドライブ（Ｈ
ＤＤ）４２が接続されている。

【００２７】ステータスＬＣＤ制御ゲートアレイ（ＳＬ
ＣＤＣＧＡ）２６は、ステータスＬＣＤ４４の表示制
御、キーボードコントローラ（ＫＢＣ）３０との通信、
および電源コントローラ（ＰＳＣ）４６との通信を行
う。ステータスＬＣＤ４４の表示制御においては、ステ
ータスＬＣＤ制御ゲートアレイ（ＳＬＣＤＣＧＡ）２
６は、バッテリ動作残り時間や、各種動作環境状態等を
ステータスＬＣＤ４４に表示する。この場合、バッテリ
動作残り時間は数字によって表示され、他の動作環境状
態はアイコンによって表示される。

【００２８】ステータスＬＣＤ制御ゲートアレイ（ＳＬ
ＣＤＣＧＡ）２６とキーボードコントローラ（ＫＢ
Ｃ）３０間の通信は、ＣＰＵ２０とキーボードコントロ
ーラ（ＫＢＣ）３０間の各種制御情報の転送を高速実行
するために行われるものであり、その通信には専用のキ
ーボードインターフェースバス（ＫＢＣ−ＢＵＳ）１３
が利用される。ステータスＬＣＤ制御ゲートアレイ（Ｓ
ＬＣＤＣＧＡ）２６は、ＣＰＵ２０とキーボードコン
トローラ（ＫＢＣ）３０間で授受される制御情報を保持
するＩ／Ｏレジスタ群を有している。キーボードコント
ローラ（ＫＢＣ）３０はキーボードインターフェースバ
ス（ＫＢＣ−ＢＵＳ）１３を介し、ＣＰＵ２１はシステ
ムバス１１を介して、これらレジスタ群をリード／ライ
トする。

【００２９】ステータスＬＣＤ制御ゲートアレイ（ＳＬ
ＣＤＣＧＡ）２６と電源コントローラ（ＰＳＣ）４６
との通信は、ＣＰＵ２０と電源コントローラ（ＰＳＣ）
４６間の各種制御情報の転送を高速実行するために行わ
れるものであり、その通信には専用の電源インターフェ
ースバス（ＰＳＣ−ＢＵＳ）１４が利用される。ステー
タスＬＣＤ制御ゲートアレイ（ＳＬＣＤＣＧＡ）２６
は、ＣＰＵ２０と電源コントローラ（ＰＳＣ）４６間で
授受される制御情報を保持するＩ／Ｏレジスタ群を有し
ている。電源コントローラ（ＰＳＣ）４６は電源インタ
ーフェースバス（ＰＳＣ−ＢＵＳ）１４を介し、ＣＰＵ
２０はシステムバス１１を介して、これらレジスタ群を
リード／ライトする。

【００３０】フロッピーディスクコントローラ（ＦＤ
Ｃ）２７は、３．５インチ、７５０Ｋ／１．４４Ｍバイ
トの２モードのフロッピーディスクドライブ（ＦＤＤ）
４５を制御するためのものであり、可変周波数発振器
（ＶＦＯ）を内蔵している。

【００３１】ＰＣＭＣＩＡゲートアレイ（ＰＣＭＣＩＡ
ＧＡ）２８は、ＰＣＭＣＩＡスロット４８ａ，４８ｂ
にオプション装着される６８ピンのＰＣＭＣＩＡ（Ｐer
sonal Ｃomputer Ｍemory Ｃard Ｉnternational Ａss
ociatuon）カードのリード／ライト制御、およびキーボ
ードコントローラ（ＫＢＣ）３０との通信を行う。ま
た、このＰＣＭＣＩＡゲートアレイ（ＰＣＭＣＩＡＧ
Ａ）２８には、ＥＥＰＲＯＭ２９とのインターフェース
ロジック、およびセキュリティ機能を実現するためのロ
ジックも含まれている。

【００３２】２つのＰＣＭＣＩＡスロット４８ａ，４８
ｂの内、スロット４８ａは、全タイプのカード、即ち１
８ｍｍ厚のＴｈｉｃｋタイプ、１０．５ｍｍ厚のタイプ
３、５．０ｍｍ厚のタイプ２、及び３．３ｍｍ厚のタイ
プ１の４種類のＰＣＭＣＩＡカードをサポートし、スロ
ット４８ｂは、５．０ｍｍ厚または３．３ｍｍ厚のタイ
プ２、タイプ１の２種類のＰＣＭＣＩＡカードをサポー
トする。ここで、サイズの小さい５．０ｍｍ厚または
３．３ｍｍ厚のＰＣＭＣＩＡカードは、セキュリティカ
ードとして使用される。ＰＣＭＣＩＡゲートアレイ（Ｐ
ＣＭＣＩＡＧＡ）２８のセキュリティ機能は、セキュ
リティカードからリードした暗証番号とＥＥＰＲＯＭ２
９の暗証番号の検証等を行い、一致した場合のみシステ
ムの起動を許可するといった処理を行う。

【００３３】キーボードコントローラ（ＫＢＣ）３０
は、コンピュータ本体に組み込まれている標準装備の内
蔵キーボード５１を制御するためのものであり、内蔵キ
ーボード５１のキーマトリクスをスキャンして押下キー
に対応する信号を受けとり、それを所定のキーコードに
変換する。このキーコードは、通常はシステムバス（Ｉ
ＳＡ−ＢＵＳ）１１を介して、ハンドシェイク方式のシ
リアル通信によってＣＰＵ２０に送信され、特別のキー
コードの場合には、キーボードインターフェースバス
（ＫＢＣＢＵＳ）１３を介してステータスＬＣＤ制御
ゲートアレイ（ＳＬＤＣＧＡ）２６に送信される。こ
の通常のキーコードと特別のキーコードの具体例につい
ては、本発明に直接関係しないため説明を省略する。キ
ーボードコントローラ（ＫＢＣ）３０は、オプション接
続されるマウス４２、外部キーボード５３を制御する機
能も有している。

【００３４】拡張コネクタ３１には、拡張ユニット（Ｄ
esk Ｓtation）が接続可能であり、拡張ユニットに各種
拡張ボードを装着することによって、機能拡張すること
ができる。

【００３５】ハードディスクドライブ（ＨＤＤ）４２
は、ＩＤＥ（Ｉntegrated Ｄrive Ｅlectronics）イン
ターフェースを有し、ＣＰＵ２０によって直接的にアク
セス制御される。このハードディスクドライブ（ＨＤ
Ｄ）４２は、２．５インチ、１２０Ｍ／２００Ｍバイト
の記憶容量を持つ。

【００３６】周辺インターフェースバス（ＰＩ−ＢＵ
Ｓ）１２には、ＶＧＡ（Ｖideo Ｇraphics Ａrray）仕
様に準拠した表示コントローラ（以下、ＶＧＡコントロ
ーラと称する）３２が接続されている。このＶＧＡコン
トローラ３２は、標準装備されているモノクロ階調表示
またはカラー表示のバックライト付きＬＣＤパネル４
９、およびオプション接続されるカラーＣＲＴ５０を表
示制御するためのものであり、周辺インターフェースバ
ス（ＰＩ−ＢＵＳ）１２を介してＣＰＵ２０から画像デ
ータを受けとり、それを画像メモリ（ＶＲＡＭ）３３に
描画する。この場合、システムバス（ＩＳＡ−ＢＵＳ）
１１は使用されないので、画像データの転送によってシ
ステム性能が低下することはない。

【００３７】さらに、このシステムには、電源コントロ
ーラ（ＰＳＣ）４６、および電源回路（ＰＳ）４７が設
けられている。電源コントローラ（ＰＳＣ）４６は、Ｃ
ＰＵ２０からの指示に応じて電源回路４７から各ユニッ
トへの電源電圧供給を制御するためのものであり、ＣＰ
Ｕ２０との通信は、電源インターフェースバス（ＰＳＣ
−ＢＵＳ）１４、およびステータスＬＣＤ制御ゲートア
レイ（ＳＬＣＤＣＧＡ）２６のレジスタを介して行わ
れる。電源コントローラ（ＰＳＣ）４６は、電源オフ時
には、ＣＰＵ２０、Ｉ／Ｏコントローラ２１、システム
メモリ２２、ＤＲＡＭカード２３などの各ユニットに、
電源回路４７からバックアップ電源電圧ＢＫを供給す
る。図２は、図１に示すＤＲＡＭカード２３およびその
周辺の構成を示す。

【００３８】まずＤＲＡＭカード２３は、ＪＥＩＤＡ規
格に準拠した仕様を持ち、且つ同規格に従う「ＥＸＰＡ
ＮＳＩＯＮ」が定義された新規なＤＲＡＭカードであ
る。このＤＲＡＭカード２３には、図１に示すシステム
メモリ２２の拡張メモリとなるＤＲＡＭ２３１とは別
に、カード構成情報が格納されているＥＥＰＲＯＭ（シ
リアルＥＥＰＲＯＭ）２３２が実装されている。

【００３９】ＥＥＰＲＯＭ２３２は、例えば３〜５Ｖの
電源電圧の範囲で動作可能なワイドレンジのシリアルＥ
ＥＰＲＯＭであり、ＶＣＣ（電源）端子、ＣＳ（チップ
セレクト）端子、ＣＫ（クロック）端子、ＳＩ（シリア
ル入力データ）端子、およびＳＯ（シリアル出力デー
タ）端子を持つ。

【００４０】ＥＥＰＲＯＭ２３２に格納されているカー
ド構成情報は、ＪＥＩＤＡ規格の８本のＰＤピン（ＰＤ
８−ＰＤ１）に割り当てられる標準のカード構成情報の
他、標準カード構成情報では表現できない拡張されたカ
ード構成情報、およびＤＲＡＭ２３１の動作に必要な最
適電源電圧を示す動作電圧情報を含んでいる。

【００４１】ＤＲＡＭカード２３にはまた、ＥＥＰＲＯ
Ｍ２３２のＣＳ入力を反転するための、ＥＥＰＲＯＭ２
３２と同一電源で動作するインバータ２３３と、プルア
ップ抵抗２３４とが実装されている。このプルアップ抵
抗２３４は、インバータ２３３の入力をハイレベル（高
レベル）に保つのに用いられる。

【００４２】ＤＲＡＭカード２３が装着されるカードス
ロット２４には、ＤＲＡＭ２３１に電源を供給するため
のＤＲＡＭ用電源線（ＤＲＡＭＶＣＣ）２４１と、ＤＲ
ＡＭ２３１との間のインターフェース信号の転送に供さ
れるインターフェース信号線群２４２と、ＥＥＰＲＯＭ
２３２に電源を供給するためのＥＥＰＲＯＭ用電源線
（ＥＥＰＲＯＭＶＣＣ）２４３とが接続されている。Ｄ
ＲＡＭＶＣＣ２４１およびＥＥＰＲＯＭＶＣＣ２４３
は、それぞれ複数（ここでは４本）設けられている（図
では省略）。またインターフェース信号線群２４２は、
ＤＲＡＭＶＣＣ２４１と同じ電圧レベルで動作する。

【００４３】カードスロット２４にはまた、システム
（パーソナルコンピュータ本体）側からカード構成情報
を読み出したり、ＥＥＰＲＯＭ２３２をアクセスするた
めに用いられる８本の信号線からなるＰＤピン線群２４
４と、全体に共通なグランド線（ＧＮＤ）２４５とが接
続されている。ＰＤピン線群２４４は、ＥＥＰＲＯＭＶ
ＣＣ２４３と同じ電圧レベルで動作する。ＥＥＰＲＯＭ
ＶＣＣ２４３とＰＤピン線群２４４を構成する８本の信
号線との間には、同信号線をハイレベルに保つためのプ
ルアップ抵抗２４６がそれぞれ接続されている。

【００４４】上記のＤＲＡＭカード２３およびその周辺
の構成を、（Ａ）システム側から見た場合、（Ｂ）ＤＲ
ＡＭカード２３側から見た場合、（Ｃ）カードスロット
２４の信号一覧に分けて、詳細に説明する。（Ａ）システム側から見た場合

【００４５】まずＰＤピン線群２４４を構成する８本の
信号線はＪＥＩＤＡ規格の８本のＰＤピン（ＰＤ８−Ｐ
Ｄ１）に対応しており、それぞれ独立のプルアップ抵抗
２４６によりプルアップされ、システム（パーソナルコ
ンピュータ本体）のＩ／Ｏポートに接続されている。こ
のＩ／Ｏポートは、通常は全て入力モードとなってお
り、システム側（の図１に示すＣＰＵ２０）はカードス
ロット２４のＰＤピンの状態を監視する。

【００４６】カードスロット２４にＤＲＡＭカード２３
が装着されていないときは、ＰＤピン線群２４４の各信
号線（ＰＤピン）は全てオープン（ＮＣ；No Connect）
であるため、各プルアップ抵抗２４６により全てハイレ
ベル（Ｈ）となる。この場合、システム側では、図３に
示すよう「カードなし」と判断される。

【００４７】一方、カードスロット２４にＥＥＰＲＯＭ
２３２が実装されたＤＲＡＭカード２３が装着された状
態では、ＰＤピン線群２４４は、ＰＤ４がＧＮＤ２４５
に接続されてローレベル（Ｌ）となり、ＰＤ３−ＰＤ１
が全てオープン（ＮＣ）のままで、プルアップ抵抗２４
６によりハイレベル（Ｈ）に保たれる。このＰＤ４−Ｐ
Ｄ１の状態（ＬＨＨＨ）により、システム側では、図３
に示すように「ＥＸＰＡＮＳＩＯＮ」と判断される。

【００４８】このとき、ＰＤ８がインバータ２３３を介
してＥＥＰＲＯＭ２３２のＣＳ端子に、ＰＤ７が同じＥ
ＥＰＲＯＭ２３２のＣＫ端子に、ＰＤ６がＳＩ端子に、
ＰＤ５がＳＯ端子に、それぞれ接続される。このため、
システム側では、ＥＸＰＡＮＳＩＯＮモードにおいて
は、ＰＤ８がＣＳ（チップセレクト）、ＰＤ７がＣＫ
（クロック）、ＰＤ６がＳＩ（シリアル入力データ）、
として出力モードに切り替わる。またＰＤ５がＳＯ（シ
リアル出力データ）として入力モードで用いられる。こ
れらＣＳ，ＣＫ，ＳＩ，ＳＯの各信号は、例えば９３Ｃ
５６などの、一般的なＥＥＰＲＯＭインターフェース信
号である。

【００４９】また、ＤＲＡＭＶＣＣ２４１はＤＲＡＭ２
３１のＶＣＣ端子に、ＥＥＰＲＯＭＶＣＣ２４３はＥＥ
ＰＲＯＭ２３２のＶＣＣ端子に、それぞれ接続される。
これにより、ＤＲＡＭ２３１にはＤＲＡＭＶＣＣ２４１
から電源が供給され、ＥＥＰＲＯＭ２３２にはＥＥＰＲ
ＯＭＶＣＣ２４３から電源が供給される。

【００５０】したがって、ＤＲＡＭＶＣＣ２４１が例え
ば３．３Ｖの場合には、ＤＲＡＭ２３１とのインターフ
ェース信号も３．３Ｖレベルで与えられる。またＥＥＰ
ＲＯＭＶＣＣ２４３が例えば５Ｖの場合には、ＰＤピン
線群２４４の各信号線（ＰＤピン）の信号レベルも５Ｖ
となる。このときＥＥＰＲＯＭ２３２とのインターフェ
ース信号も５Ｖで与えられる。（Ｂ）ＤＲＡＭカード２３側から見た場合

【００５１】カードスロット２４にＤＲＡＭカード２３
が装着された状態では、同カード２３内のＥＥＰＲＯＭ
２３２のＣＳ端子には、ＰＤ８をインバータ２３３によ
りレベル反転したものが入力される。この状態では、シ
ステム（ＣＰＵ２０）が、ＥＸＰＡＮＳＩＯＮ仕様のＤ
ＲＡＭカード２３を認識し、ＥＸＰＡＮＳＩＯＮモード
としてＰＤ８−ＰＤ６を（出力ピンとして扱う）出力モ
ードに替えるまでの間、ＰＤ８は（ＰＤピンを監視する
ための標準の入力モードのために）ハイレベとなってい
る。そこで本実施例では、このＰＤ８の信号レベル（ハ
イレベル）を上記のようにインバータ２３３により反転
させて、ＥＥＰＲＯＭ２３２のＣＳ入力をローレベルと
することで、チップセレクトされないようにしている。
なお、インバータ２３３の入力側のプルアップ抵抗２３
４は、システム側のＰＤピンのプルアップ抵抗２４６が
期待できない場合に備えての保護用であり、必ずしも必
要ではない。（Ｃ）カードスロット２４の信号一覧

【００５２】図４および図５にカードスロット２４の信
号一覧を、ピン番号およびＪＥＩＤＡ規格の信号名と対
応させて示す。ここでＲＦＵは将来の拡張用に予約され
ているピンである。

【００５３】図に示すように、本実施例では、ＪＥＩＤ
Ａ規格で５Ｖ用電源ピンＶＣＣ（５Ｖ）として規定され
ているピン（ピン番号９，１５，２７，３７）に、ＤＲ
ＡＭＶＣＣ２４１を接続する。またＪＥＩＤＡ規格で
３．３Ｖ用電源ピンＶＣＣ（３．３Ｖ）として規定され
ているピン（ピン番号１１，１７，２５，３５）に、Ｄ
ＲＡＭＶＣＣ２４１を接続する。

【００５４】ＤＲＡＭ２３１とのインターフェース信号
（ＭＡ１３−ＭＡ０，ＭＤ３５−ＭＤ０，ＲＡＳ３＃−
ＲＡＳ０＃，ＣＡＳ３＃−ＣＡＳ０＃，ＷＥ＃）の転送
路となるインターフェース信号線群２４２は、ＤＲＡＭ
ＶＣＣ２４１の電圧レベルで動作する。また、ＰＤピン
線群２４４に対応するＰＤピン群（ＰＤ８−ＰＤ１）
は、ＥＥＰＲＯＭＶＣＣ２４３の電圧レベルで動作す
る。

【００５５】そこで、ＤＲＡＭ２３１に３．３Ｖ動作品
を用い、ＥＥＰＲＯＭ２３２およびＩ／Ｏポートが５Ｖ
動作の場合には、ＤＲＡＭＶＣＣ２４１に３．３Ｖを供
給し、ＥＥＰＲＯＭＶＣＣ２４３に５Ｖを供給する。

【００５６】また、ＤＲＡＭ２３１に３．３Ｖ動作品を
用い、ＥＥＰＲＯＭ２３２およびＩ／Ｏポートも３．３
Ｖ動作の場合には、ＤＲＡＭＶＣＣ２４１およびＥＥＰ
ＲＯＭＶＣＣ２４３共に３．３Ｖを供給する。

【００５７】また、ＤＲＡＭ２３１に５Ｖ動作品を用
い、ＥＥＰＲＯＭ２３２およびＩ／Ｏポートも５Ｖ動作
の場合には、ＤＲＡＭＶＣＣ２４１およびＥＥＰＲＯＭ
ＶＣＣ２４３共に５Ｖを供給する。

【００５８】また、本実施例のように、ＥＥＰＲＯＭ２
３２として３〜５Ｖで動作するワイドレンジＥＥＰＲＯ
Ｍを使用し、入力ポートが３〜５Ｖの範囲内のいずれか
の電圧ＶR で動作する場合には、ＥＥＰＲＯＭＶＣＣ２
４３にはＶR を供給する。これらの電源電圧供給は、図
１に示す電源回路（ＰＳ）４７から行われる。次に、シ
ステム立ち上げ時における上記構成のＤＲＡＭカード２
３の制御について、図６のフローチャートを参照して説
明する。

【００５９】まずＣＰＵ２０は、システム立ち上げ時に
は、システムバス（ＩＳＡ−ＢＵＳ）１１、ステータス
ＬＣＤ制御ゲートアレイ（ＳＬＣＤＣＧＡ）２６、電
源インターフェースバス（ＰＳＣ−ＢＵＳ）１４を介し
て電源コントローラ（ＰＳＣ）４６に制御情報を転送
し、同コントローラ（ＰＳＣ）４６の制御により、電源
回路（ＰＳ）４７から図２に示すＤＲＡＭＶＣＣ２４１
に供給される電源をオフさせると共に、ＥＥＰＲＯＭＶ
ＣＣ２４３にＥＥＰＲＯＭ２３２の動作に必要な電源電
圧ＶR （３Ｖ≦ＶR ≦５Ｖ）を供給させる（ステップＳ
１）。同時にＣＰＵ２０は、ＤＲＡＭ２３１へのインタ
ーフェース信号線群２４２を全てオフする。

【００６０】次にＣＰＵ２０は、入力モードとなってい
るＰＤピン線群２４４の状態（８ビット）を読み込み、
下位４ビット（ＰＤ４−ＰＤ１）の状態をチェックする
（ステップＳ２）。ここでＰＤ４−ＰＤ１の状態が“１
１１１”であれば（ステップＳ３）、ＣＰＵ２０は、図
３から明らかなように「カードなし」を判断し、システ
ムメモリ２２だけを主記憶として扱ってシステム立ち上
げを行う。

【００６１】これに対して、ＥＸＰＡＮＳＩＯＮ仕様の
ＤＲＡＭカード２３がカードスロット２４に装着されて
いる本実施例のように、ＰＤ４−ＰＤ１の状態が“０１
１１”であれば（ステップＳ４）、ＣＰＵ２０は、図３
から明らかなように「ＥＸＰＡＮＳＩＯＮモード」を判
断し、ＰＤ８，ＰＤ７，ＰＤ６を（出力ピンとして扱
う）出力モードに切り替えると共に、ＰＤ５を（入力ピ
ンとして扱う）入力モードとし、ＤＲＡＭカード２３上
のＥＥＰＲＯＭ２３２からカード構成情報を読み込む
（ステップＳ５）。即ちＣＰＵ２０は、ＰＤ８をローレ
ベルにしてＥＥＰＲＯＭ２３２のＣＳ端子をハイレベル
とし、ＰＤ７からＣＫ端子にクロックを入力すると共
に、ＰＤ６からＳＩ端子にアドレス、リード／ライトの
種別等を示したシリアル出力データを入力し、これに応
じてＥＥＰＲＯＭ２３２のＳＯ端子からシリアル出力さ
れるカード構成情報をＰＤ５を介して読み込む。

【００６２】このようにして、ＥＥＰＲＯＭ２３２から
カード構成情報を読み込むと、ＣＰＵ２０は、同情報の
示すカード構成から、該当するＤＲＡＭカード（２３）
が本システムで使用可能か否かを判断する（ステップＳ
６）。もし、使用可能であれば、上記読み込んだカード
構成情報中に記述されている動作電圧情報の示すＤＲＡ
Ｍ（２３１）の電源電圧が、本システムでサポートされ
ているか否か（即ち、電源回路（ＰＳ）４７から供給可
能であるか否か）をチェックして、該当するＤＲＡＭカ
ード（２３）が本システムで使用可能か否かを判断する
（ステップＳ７，Ｓ８）。

【００６３】ここで、電源電圧の点でも使用可能であれ
ば、ＣＰＵ２０は、システムバス（ＩＳＡ−ＢＵＳ）１
１、ステータスＬＣＤ制御ゲートアレイ（ＳＬＣＤＣ
ＧＡ）２６、電源インターフェースバス（ＰＳＣ−ＢＵ
Ｓ）１４を介して電源コントローラ（ＰＳＣ）４６に制
御情報を転送し、同コントローラ（ＰＳＣ）４６の制御
により、電源回路（ＰＳ）４７から図２に示すＤＲＡＭ
ＶＣＣ２４１に上記動作電圧情報の示すＤＲＡＭ（２３
１）の電源電圧を供給させる（ステップＳ９）。これに
よりＤＲＡＭカード２３上のＤＲＡＭ２３１の電源電圧
は、システム立ち上げ時に最適電源電圧に調整される。
同時にＣＰＵ２０は、ＤＲＡＭ２３１へのインターフェ
ース信号線群２４２を全てアクティブとする。

【００６４】この状態でＣＰＵ２０は、カードスロット
２４に装着されているＤＲＡＭカード２３（上のＤＲＡ
Ｍ２３１）をシステムメモリ２２の拡張メモリとして、
システム立ち上げを行う。

【００６５】一方、ＰＤ４−ＰＤ１の状態が“０１１
１”でなければ、即ち「ＥＸＰＡＮＳＩＯＮモード」で
なければ、ＣＰＵ２０は、カードスロット２４にはＥＸ
ＰＡＮＳＩＯＮ仕様ではなく完全に標準仕様のＤＲＡＭ
カードが装着されているものと判断する。この場合、Ｃ
ＰＵ２０はＰＤピン線群２４４の入力モードを継続し、
ＰＤ８−ＰＤ１の定義する標準のカード構成情報をＰＤ
ピン線群２４４を介して読み込む（ステップＳ４，Ｓ１
０）。

【００６６】次にＣＰＵ２０は、読み込んだ標準のカー
ド構成情報の示すカード構成から、該当するＤＲＡＭカ
ードが本システムで使用可能か否かを判断する（ステッ
プＳ１１）。もし、使用可能であれば、ＣＰＵ２０は、
システムバス（ＩＳＡ−ＢＵＳ）１１、ステータスＬＣ
Ｄ制御ゲートアレイ（ＳＬＣＤＣＧＡ）２６、電源イ
ンターフェースバス（ＰＳＣ−ＢＵＳ）１４を介して電
源コントローラ（ＰＳＣ）４６に制御情報を転送し、同
コントローラ（ＰＳＣ）４６の制御により、電源回路
（ＰＳ）４７から図２に示すＤＲＡＭＶＣＣ２４１にシ
ステムの電源電圧を供給させる（ステップＳ１２）。同
時にＣＰＵ２０は、ＤＲＡＭカード上のＤＲＡＭへのイ
ンターフェース信号線群２４２を全てアクティブとす
る。

【００６７】この状態でＣＰＵ２０は、カードスロット
２４に装着されているＤＲＡＭカード（上のＤＲＡＭ）
をシステムメモリ２２の拡張メモリとして、システム立
ち上げを行う。

【００６８】なお、ＤＲＡＭカード２３上のＥＥＰＲＯ
Ｍ２３２からカード構成情報を読む必要があるのは、シ
ステムが立ち上がるときのみである。したがって、ＥＥ
ＰＲＯＭ２３２から読み込んだカード構成情報に従うシ
ステム立ち上げ（初期化）終了後は、ＥＥＰＲＯＭＶＣ
Ｃ２４３への電源電圧（ＥＥＰＲＯＭ電源電圧）の供給
を遮断（オフ）するようにしてもよい。この場合、バッ
テリで動作するシステムでは、無駄な電力消費を減らす
ことができる。

【００６９】また、メモリの内容を保持したまま（即ち
ＤＲＡＭＶＣＣ２４１にバックアップ電源電圧ＢＫを供
給したまま）電源を切り（サスペンド）、電源の再投入
時に、電源を切る直前の状態に戻す（レジューム）よう
なシステムの場合には、サスペンド中はＥＥＰＲＯＭＶ
ＣＣ２４３に電源電圧を供給する必要はない。

【００７０】

【発明の効果】以上詳述したように本発明によれば、Ｄ
ＲＡＭカードに、ＤＲＡＭとは別に、カード構成情報を
格納したシリアルＥＥＰＲＯＭなどのＲＯＭを実装し、
第１の電源電圧用として規定されている複数の第１の電
源ピンにＤＲＡＭの電源を、第２の電源電圧用として規
定されている複数の第２の電源ピンにＲＯＭの電源を、
それぞれ割り当て、第１の電源ピンにはＤＲＡＭの動作
に必要な第３の電源電圧を、第２の電源ピンにはＲＯＭ
の動作に必要な第４の電源電圧を、それぞれ独立に供給
するようにしたので、それぞれの動作電圧が異なってい
ても、ＤＲＡＭカードを支障なく使用でき、将来、電源
ピンに規定された電源電圧より更に低電圧で動作するＤ
ＲＡＭが出現した場合でも対応することができる。

【００７１】また、上記のように、電源ピンを、その電
源ピンを介して電源電圧が供給される素子の種類毎に分
けたことにより、即ちＤＲＡＭ用の電源ピン（第１の電
源ピン）とＲＯＭ（シリアルＥＥＰＲＯＭ）用の電源ピ
ン（第２の電源ピン）に分離したことにより、ワイドレ
ンジＤＲＡＭおよびワイドレンジＲＯＭ（ワイドレンジ
ＥＥＰＲＯＭ）を簡単に利用することができる。

【００７２】また、ＲＯＭ（シリアルＥＥＰＲＯＭ）に
格納されるカード構成情報中にＤＲＡＭの動作に必要な
電源電圧（第３の電源電圧）を示す動作電圧情報を持た
せ、このＲＯＭ（シリアルＥＥＰＲＯＭ）からカード構
成情報を読出し、同構成情報中の動作電圧情報の示す第
３の電源電圧を第１の電源ピンを介してＤＲＡＭに供給
する構成をとることにより、ＤＲＡＭに最適な電源電圧
を供給することができる。

【００７３】更に、ＲＯＭにシリアルＥＥＰＲＯＭを用
い、識別用ピン（ＰＤピン）の一部をシステム側との通
信用に用いて拡張することにより、特別の入出力ピンを
持たずに、システム側との間でカード構成情報の入出力
を行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わるパーソナルコンピュ
ータのシステム構成を示すブロック図。

【図２】同実施例におけるＤＲＡＭカード２３およびそ
の周辺の構成を示す図。

【図３】同実施例におけるＰＤピンの状態とその定義内
容の関係を示す図。

【図４】同実施例におけるカードスロット２４の信号一
覧を示す図。

【図５】同実施例におけるカードスロット２４の信号一
覧を示す図。

【図６】同実施例におけるＤＲＡＭカード制御手順を説
明するためのフローチャート。

【符号の説明】１１…システムバス（ＩＳＡ−ＢＵＳ）、１４…電源イ
ンターフェースバス（ＰＳＣ−ＢＵＳ）、２０…ＣＰ
Ｕ、２１…Ｉ／Ｏコントローラ、２２…システムメモ
リ、２３…ＤＲＡＭカード、２４…カードスロット、２
６…ステータスＬＣＤ制御ゲートアレイ（ＳＬＣＤＣ
ＧＡ）、４６…電源コントローラ（ＰＳＣ）、４７…電
源回路（ＰＳ）、２３１…ＤＲＡＭ、２３２…ＥＥＰＲ
ＯＭ（シリアルＥＥＰＲＯＭ）、２３３…インバータ、
２４１…ＤＲＡＭＶＣＣ（ＤＲＡＭ用電源線）、２４２
…インターフェース信号線群、２４３…ＥＥＰＲＯＭＶ
ＣＣ（ＥＥＰＲＯＭ用電源線）、２４４…ＰＤピン線
群。

Claims

【特許請求の範囲】

【請求項１】ＩＣメモリカードの形状内にシステムメ
モリとして用いるＤＲＡＭと該当するカード構成情報を
格納したＲＯＭとを実装したＤＲＡＭカードが装着され
るカードスロットを有するパーソナルコンピュータにお
けるＤＲＡＭカード制御方式であって、前記カードスロットでの電源ピンを前記ＤＲＡＭ用と前
記ＲＯＭ用それぞれ別に持つと共に、前記カード構成情
報のデータ入出力ピンを、前記ＤＲＡＭのデータ入出力
ピンとは別に持ち、前記ＤＲＡＭと前記ＲＯＭとを独立
の電源電圧で動作させるようにしたことを特徴とするＤ
ＲＡＭカード制御方式。
【請求項２】前記カード構成情報には、前記ＤＲＡＭ
の電源電圧を示す動作電圧情報が含まれており、同構成
情報を前記データ出力ピンを介して前記パーソナルコン
ピュータ本体側に読み込み、同構成情報中の動作電圧情
報の示す電源電圧を前記ＤＲＡＭ用電源ピンに供給する
ようにしたことを特徴とする請求項１記載のＤＲＡＭカ
ード制御方式。
【請求項３】前記ＲＯＭが広範囲の電源電圧で動作可
能なワイドレンジＲＯＭであることを特徴とする請求項
２記載のＤＲＡＭカード制御方式。
【請求項４】システムメモリ用のＤＲＡＭが実装され、
第１の電源電圧用として規定されている複数の第１の電
源ピン、前記第１の電源電圧とは異なる第２の電源電圧
用として規定されている複数の第２の電源ピン、および
カード構成をシステム側で識別するための複数の識別用
ピンを含むピン群を有する、標準のカード仕様に準拠し
たＤＲＡＭカードの制御方式において、前記ＤＲＡＭカードに、前記ＤＲＡＭとは別に、カード
構成情報を格納したシリアルＥＥＰＲＯＭ（電気的消去
可能なプログラマブルＲＯＭ）を実装し、前記複数の識
別用ピンの一部を前記シリアルＥＥＰＲＯＭとシステム
側との間の通信用に割り当てると共に、前記第１の電源
ピンに前記ＤＲＡＭの電源を、前記第２の電源ピンに前
記シリアルＥＥＰＲＯＭの電源を、それぞれ割り当て、
前記第１の電源ピンには前記ＤＲＡＭの動作に必要な第
３の電源電圧を、前記第２の電源ピンには前記シリアル
ＥＥＰＲＯＭの動作に必要な第４の電源電圧を、それぞ
れ独立に供給するようにしたことを特徴とするＤＲＡＭ
カード制御方式。
【請求項５】前記カード構成情報には、前記第３の電
源電圧を示す動作電圧情報が含まれており、同構成情報
を前記識別用ピンの一部を介して前記シリアルＥＥＰＲ
ＯＭから読み込み、同構成情報中の動作電圧情報の示す
前記第３の電源電圧を前記第１の電源ピンに供給するよ
うにしたことを特徴とする請求項４記載のＤＲＡＭカー
ド制御方式。
【請求項６】前記シリアルＥＥＰＲＯＭが広範囲の電
源電圧で動作可能なワイドレンジシリアルＥＥＰＲＯＭ
であることを特徴とする請求項５記載のＤＲＡＭカード
制御方式。