JPH0596791A - Print head control system - Google Patents
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- JPH0596791A JPH0596791A JP29051291A JP29051291A JPH0596791A JP H0596791 A JPH0596791 A JP H0596791A JP 29051291 A JP29051291 A JP 29051291A JP 29051291 A JP29051291 A JP 29051291A JP H0596791 A JPH0596791 A JP H0596791A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、単発印字か,連続印字
の最初か,連続印字の途中か,連続印字の最終かに応じ
て、印字ヘッドに印加されるパルスの幅を相違させる必
要のあるプリンタ装置、例えば圧電ヘッドを持つプリン
タ装置に関するものである。BACKGROUND OF THE INVENTION The present invention requires the width of a pulse applied to a print head to be different depending on whether it is single-shot printing, the beginning of continuous printing, the middle of continuous printing, or the end of continuous printing. The present invention relates to a printer device, for example, a printer device having a piezoelectric head.
【0002】[0002]
【従来の技術】図7はプリンタ全体の制御ブロックを示
す図である。同図において、1はプロセッサ、2はプロ
グラムROM、3はワークRAM、3aは印字データ・
ライン・バッファ、4はインタフェース制御部、5はメ
カ状態監視部、6はメカ制御部、7は印字ヘッド制御
部、8はメカ・ドライバ、9は印字ヘッド・ドライバ、
10は用紙送りモータ、11はキャリア・モータ、12
はその他のモータ、13は印字ヘッドをそれぞれ示して
いる。2. Description of the Related Art FIG. 7 is a diagram showing a control block of the entire printer. In the figure, 1 is a processor, 2 is a program ROM, 3 is a work RAM, 3a is print data,
Line buffer, 4 interface control unit, 5 mechanical state monitoring unit, 6 mechanical control unit, 7 print head control unit, 8 mechanical driver, 9 print head driver,
10 is a paper feed motor, 11 is a carrier motor, 12
Indicates other motors, and 13 indicates a print head.
【0003】プロセッサ1は、プログラムROM2に格
納されているプログラムを実行する。プログラムROM
2の中には各種のプログラムが存在する。ワークRAM
3の中には、一時的なデータが格納される。印字データ
・ライン・バッファ3aもワークRAM3の中に存在す
る。インタフェース制御部4は、インタフェース・ケー
ブルを介して本体装置(図示せず)に接続され、本体装
置からのデータを受信したり、本体装置へデータを送信
したりする。The processor 1 executes a program stored in the program ROM 2. Program ROM
There are various programs in 2. Work RAM
In 3, the temporary data is stored. The print data line buffer 3a also exists in the work RAM 3. The interface control unit 4 is connected to a main body device (not shown) via an interface cable, receives data from the main body device, and transmits data to the main body device.
【0004】メカ状態監視部5は、用紙センサからの信
号やメカ・センサからの信号,エンコーダからの信号を
監視しており、信号の状態が変化した時、その旨をプロ
セッサ1に通知する。また、メカ状態監視部5は、エン
コーダからの位置情報に基づいて、印字トリガCK(ク
ロック)を生成する。この印字トリガCKは印字ヘッド
制御部7に送られる。メカ制御部6は、プロセッサ1か
らのコマンドに基づいて用紙送りモータ10,キャリア
・モータ11,その他のモータ12等に対する駆動信号
を出力する。メカ制御部6から出力される駆動信号はメ
カ・ドライバ8を経由して用紙送りモータ10,キャリ
ア・モータ11,その他のモータ12等に送られる。The mechanical state monitoring section 5 monitors the signals from the paper sensor, the signals from the mechanical sensor, and the signal from the encoder, and notifies the processor 1 when the signal state changes. Further, the mechanical state monitoring unit 5 generates the print trigger CK (clock) based on the position information from the encoder. The print trigger CK is sent to the print head controller 7. The mechanical control unit 6 outputs drive signals to the paper feed motor 10, the carrier motor 11, the other motors 12, etc. based on the command from the processor 1. The drive signal output from the mechanical control unit 6 is sent to the paper feed motor 10, the carrier motor 11, the other motors 12 and the like via the mechanical driver 8.
【0005】印字ヘッド制御部7は、受け取った印字デ
ータに基づいて、印字ヘッドを駆動するためのオンタイ
ム信号Iおよびオンタイム信号IIを生成し、これらの信
号を印字ヘッド・ドライバ9に送る。印字ヘッド・ドラ
イバ9は、オンタイム信号Iを受信すると、出力を低レ
ベルから高レベルに切り換え、オンタイム信号IIを受信
すると、出力を高レベルから低レベルに切り換える。印
字ヘッド・ドライバ9の出力は、印字ヘッド13に送ら
れる。印字ヘッド13は、例えば4列千鳥状に配列され
た24個のピンを持つ圧電ヘッドである。The print head controller 7 generates an on-time signal I and an on-time signal II for driving the print head based on the received print data, and sends these signals to the print head driver 9. The print head driver 9 switches the output from the low level to the high level when receiving the on-time signal I, and switches the output from the high level to the low level when receiving the on-time signal II. The output of the print head driver 9 is sent to the print head 13. The print head 13 is, for example, a piezoelectric head having 24 pins arranged in a four-row zigzag pattern.
【0006】図7に示すプリンタ装置の動作について説
明する。プロセッサ1は、インタフェースから印字コマ
ンドを受け取ると、ワークRAM3の印字データ・ライ
ン・バッファ3aに1行分の印字データを編集する。そ
の後、キャリア・モータ11や用紙送りモータ10を制
御して、印字可能となったら印字ヘッド制御部7に順番
に印字データ・ライン・バッファ3aから印字データを
転送する。エンコーダからの位置情報をもとに生成され
る印字トリガCKまたは印字トリガCKを遅延されたも
のが印字データ・リクエストとしてプロセッサ1に送ら
れる。プロセッサ1は、印字データ・リクエストを受信
すると、次の印字データを印字ヘッド制御部7に送る。The operation of the printer device shown in FIG. 7 will be described. When receiving the print command from the interface, the processor 1 edits the print data for one line in the print data line buffer 3a of the work RAM 3. After that, the carrier motor 11 and the paper feed motor 10 are controlled to transfer the print data from the print data line buffer 3a to the print head controller 7 in order when printing becomes possible. The print trigger CK generated based on the position information from the encoder or the delayed print trigger CK is sent to the processor 1 as a print data request. When the processor 1 receives the print data request, it sends the next print data to the print head controller 7.
【0007】図8は圧電プリンタにおける各種信号を説
明する図である。印字トリガ・クロックは、印字ヘッド
を駆動するための基本タイミング信号であり、印字ヘッ
ドの性能にあった一定の周期性を持つ。上述のように、
印字トリガ・クロックはエンコーダからの位置情報に基
づいて生成される。ディレイ・タイマ信号は、印字トリ
ガ・クロックから一定時間遅延している信号である。FIG. 8 is a diagram for explaining various signals in the piezoelectric printer. The print trigger clock is a basic timing signal for driving the print head, and has a certain periodicity suitable for the performance of the print head. As mentioned above,
The print trigger clock is generated based on the position information from the encoder. The delay timer signal is a signal delayed by a certain time from the print trigger clock.
【0008】オンタイム信号は、印字ヘッドを駆動する
ための論理レベルの信号(タイミング信号)であり、印
字ヘッド・ドライバに駆動オン/オフのタイミングを与
えるものである。オンタイム信号には、オンタイム信号
Iとオンタイム信号IIの2種類が存在する。オンタイム
信号Iは印字トリガ・クロックを基準として生成され、
オンタイム信号IIはディレイ・タイマ信号を基準として
生成される。ディレイ・タイマ信号とオンタイム信号II
の時間差は、連続最初ドットか,連続途中ドットか,連
続最終ドットか,単発ドットかに応じて相違する。連続
とは印字トリガ・クロック毎に連続して印字ピンが駆動
されることを意味しており、単発とは前後の印字トリガ
・クロック周期において印字ピンが駆動されないことを
意味している。図示のように、連続最初,連続途中,連
続最終の場合にはディレイ・タイマ信号とオンタイム信
号IIの間隔は印字トリガ・クロックの周期tよりも小さ
く、単発の場合にはディレイ・タイマ信号とオンタイム
信号IIの間隔はtよりも大きく2tよりも小さい。The on-time signal is a logic level signal (timing signal) for driving the print head, and gives the drive on / off timing to the print head driver. There are two types of on-time signals, an on-time signal I and an on-time signal II. The on-time signal I is generated based on the print trigger clock,
The on-time signal II is generated based on the delay timer signal. Delay timer signal and on-time signal II
The time difference of is different depending on whether it is a continuous first dot, a continuous midway dot, a continuous final dot, or a single-shot dot. The continuous means that the print pin is continuously driven at every print trigger clock, and the single shot means that the print pin is not driven in the preceding and following print trigger clock cycles. As shown in the drawing, the interval between the delay timer signal and the on-time signal II is smaller than the cycle t of the print trigger clock in the case of continuous first, continuous midway, and continuous final. The interval of the on-time signal II is larger than t and smaller than 2t.
【0009】図9は圧電ヘッドを説明する図である。圧
電素子は電気振動を機械振動に変換するものである。同
図の(a) に示すように、圧電素子の機械振動は振動増幅
機構で増幅され、増幅された機械振動が印字ピンに伝達
される。同図(b) は圧電ヘッドのドライバの出力を示す
ものであって、印字パルスI(充電パルス)が生成され
ると、ドライバの出力は立ち上がり、印字パルスII(放
電パルス)が生成されると、ドライバの出力は立ち下が
る。FIG. 9 is a diagram for explaining the piezoelectric head. Piezoelectric elements convert electrical vibrations into mechanical vibrations. As shown in (a) of the figure, the mechanical vibration of the piezoelectric element is amplified by the vibration amplification mechanism, and the amplified mechanical vibration is transmitted to the print pin. FIG. 6B shows the output of the driver of the piezoelectric head. When the print pulse I (charge pulse) is generated, the output of the driver rises and the print pulse II (discharge pulse) is generated. , The output of the driver falls.
【0010】図10は従来回路構成例を示す図である。
同図において、14は遅延回路、15ないし18はレジ
スタ、19は印字データ・バッファ、20はフリップ・
フロップ、21ないし24はゲート、26ないし29は
比較器、31ないし34はANDゲート、35はORゲ
ート、36はNANDゲート、37はJKフリップ・フ
ロップ、38はカウンタ、39は1ピン当たりの印字パ
ルスII生成回路をそれぞれ示している。なお、図10の
装置は図7の印字ヘッド制御部7の中に存在する。FIG. 10 is a diagram showing a conventional circuit configuration example.
In the figure, 14 is a delay circuit, 15 to 18 are registers, 19 is a print data buffer, and 20 is a flip-flop.
Flops, 21 to 24 are gates, 26 to 29 are comparators, 31 to 34 are AND gates, 35 is an OR gate, 36 is a NAND gate, 37 is a JK flip-flop, 38 is a counter, 39 is a print per pin. Each shows a pulse II generation circuit. The apparatus shown in FIG. 10 exists in the print head controller 7 shown in FIG.
【0011】遅延回路14は、図8のディレイ・タイマ
に相当するものである。レジスタ15には単発の場合に
おけるディレイ・タイマ信号とオンタイム信号IIの間隔
値が設定されており、レジスタ16には連続最初の場合
におけるディレイ・タイマ信号とオンタイム信号IIの間
隔値が設定されており、レジスタ17には連続途中の場
合におけるディレイ・タイマ信号とオンタイム信号IIの
間隔値が設定されており、レジスタ18には連続最終の
場合におけるディレイ・タイマ信号とオンタイム信号II
の間隔値が設定されている。The delay circuit 14 corresponds to the delay timer shown in FIG. The register 15 is set with the interval value between the delay timer signal and the on-time signal II in the case of a single shot, and the register 16 is set with the interval value between the delay timer signal and the on-time signal II in the case of the continuous first. The register 17 is set with the interval value between the delay timer signal and the on-time signal II in the case of continuous continuation, and the register 18 is set with the delay timer signal and the on-time signal II in the case of continuous final.
The interval value of is set.
【0012】印字データ・バッファ19は、シフトレジ
スタである。図示の印字パルスII生成回路39が第i番
目の印字ピンに対応するものと仮定すると、印字データ
・バッファ19には、第i番目の印字ピンに対する印字
データが順番に入力される。印字データ・バッファ19
からの出力信号S1は前データがあるか否かを示し、出
力信号S2は現データがあるか否かを示し、出力信号S
3は次データがあるか否かを示す。信号S1,S2,S
3はフリップ・フロップ20に保持される。NANDゲ
ート36は、出力信号S2がオンの状態の下で遅延回路
14からパルスが出力されると、パルスを出力する。こ
のパルスが出力されると、フリップ・フロップ20は、
出力信号S1,S2,S3を取り込む。The print data buffer 19 is a shift register. Assuming that the illustrated print pulse II generation circuit 39 corresponds to the i-th print pin, print data for the i-th print pin is sequentially input to the print data buffer 19. Print data buffer 19
Output signal S1 indicates whether there is previous data, output signal S2 indicates whether there is current data, and output signal S1
3 indicates whether or not there is next data. Signals S1, S2, S
3 is held in the flip-flop 20. The NAND gate 36 outputs a pulse when the delay circuit 14 outputs a pulse while the output signal S2 is on. When this pulse is output, the flip-flop 20
The output signals S1, S2, S3 are taken in.
【0013】ゲート21は条件1が成立しているときに
“1”を出力し、ゲート22は条件2が成立していると
きに“1”を出力し、ゲート23は条件3が成立してい
るときに“1”を出力し、ゲート24は条件4が成立し
ているときに“1”を出力する。条件1は現ドットが単
発ドットであることであり、条件2は現ドットが連続ド
ットの最初であることであり、条件3は現ドットが連続
ドットの途中であることであり、条件4は現ドットが連
続ドットの最終であることである。The gate 21 outputs "1" when the condition 1 is satisfied, the gate 22 outputs "1" when the condition 2 is satisfied, and the gate 23 outputs the condition 3 is satisfied. When the condition 4 is satisfied, the gate 24 outputs "1" when the condition is satisfied, and the gate 24 outputs "1" when the condition 4 is satisfied. Condition 1 is that the current dot is a single-shot dot, Condition 2 is that the current dot is the first of the continuous dots, Condition 3 is that the current dot is in the middle of the continuous dots, and Condition 4 is that the current dot is in the middle. The dot is the last of the continuous dots.
【0014】NANDゲート36が負方向のパルスを出
力すると、フリップ・フロップ37がセットされ、カウ
ンタ38は時間計数を開始する。比較器26は、レジス
タ15の内容とカウンタ38の計数値とを比較し、両者
が一致すると“1”を 出力する。比較器27,28,
29も同様な動作を行う。比較器26が“1”を出力す
ると、カウンタ38は初期値に戻り、停止状態になる。When the NAND gate 36 outputs a negative-going pulse, the flip-flop 37 is set and the counter 38 starts counting time. The comparator 26 compares the content of the register 15 with the count value of the counter 38, and outputs "1" if they match. Comparators 27, 28,
29 also performs the same operation. When the comparator 26 outputs "1", the counter 38 returns to the initial value and is stopped.
【0015】ANDゲート31は、比較器26とゲート
21が両方とも“1”を出力しているときに“1”を出
力する。ANDゲート32,33,34も同様な動作を
行う。AND回路31ないし34の出力はOR回路35
に入力される。ORゲート35の出力が印字パルスII
(オンタイム信号IIと同義)となる。The AND gate 31 outputs "1" when both the comparator 26 and the gate 21 output "1". The AND gates 32, 33 and 34 perform the same operation. The outputs of the AND circuits 31 to 34 are OR circuits 35.
Entered in. The output of the OR gate 35 is the print pulse II.
(Synonymous with on-time signal II).
【0016】[0016]
【発明が解決しようとする課題】上述のように、ディレ
イ・タイマ信号とオンタイム信号IIの時間差は連続印字
の最初か,連続印字の途中か,連続印字の最終か,単発
印字かによって異なり、その差が印字周期以上のものも
ある。従来の方式では、上記のような時間差を計数する
ためのタイマを各印字ピン毎に持つ必要があり、そのた
め回路規模が膨大であった。本発明は、この点に鑑みて
創作されたものであって、シリアル・プリンタのオンタ
イム信号IIの発生回路において、その回路規模の削減を
目的としている。As described above, the time difference between the delay timer signal and the on-time signal II differs depending on whether it is the beginning of continuous printing, the middle of continuous printing, the end of continuous printing, or single-shot printing. In some cases, the difference is greater than the print cycle. In the conventional method, it is necessary to have a timer for counting the time difference as described above for each print pin, and therefore the circuit scale is enormous. The present invention has been made in view of this point, and an object thereof is to reduce the circuit scale of the circuit for generating the on-time signal II of the serial printer.
【0017】[0017]
【課題を解決するための手段】図1は本発明の原理説明
図である。本発明の印字ヘッド制御方式は、複数個の印
字ピンを有する印字ヘッドと、印字ピンを駆動させる際
に、オンタイム信号Iとオンタイム信号IIを出力する印
字ヘッド制御部と、オンタイム信号Iが出力された時に
は、印字ピン駆動信号を立ち上げ、オンタイム信号IIが
出力された時には、印字ピン駆動信号を立ち下げる印字
ヘッド・ドライバとを具備するプリンタ装置における印
字ヘッド制御方式であって、印字ヘッド制御部は、パル
ス発生部と、各印字ピン毎の印字パルス出力部とを有
し、パルス発生部は、印字トリガ・クロックを遅延させ
る遅延回路と、2個のカウンタと、遅延回路から遅延ク
ロックが出力される度にタイマ・セレクト信号の論理値
を切り換え、奇数番目の遅延クロックに同期してA側の
カウンタを起動し、偶数番目の遅延クロックに同期して
B側のカウンタを起動する切換回路と、4個のA側の出
力端子と、4個のB側の出力端子とを有し、A側のカウ
ンタの値がNi (i=1,…,4)になった時にはA側
の第i番目の出力端子に条件パルスを出力し、B側のカ
ウンタの値がNi になった時にはB側の第i番目の出力
端子に条件パルスを出力する条件パルス生成回路とを有
し、各印字ピン毎の印字パルス出力部は、ドット印字あ
りの状態の下において遅延クロックが生成された時に、
タイマ・セレクト信号を取り込むセレクト信号記憶手段
と、セレクト信号記憶手段から出力されるセレクト信号
が一方の論理値のときにはA側の条件パルス・グループ
を選択し、セレクト信号が他方の論理値のときにはB側
の条件パルス・グループを選択するグループ選択手段
と、選択された条件パルス・グループの中から、印字条
件に基づいて1個の条件パルスを選択し、選択された条
件パルスをオンタイム信号IIとして出力する条件パルス
選択手段とを有することを特徴とするものである。FIG. 1 illustrates the principle of the present invention. The print head control method of the present invention includes a print head having a plurality of print pins, a print head control unit that outputs an on-time signal I and an on-time signal II when the print pins are driven, and an on-time signal I. Is a print head control method in a printer device having a print head driver that raises the print pin drive signal when the output is output, and turns off the print pin drive signal when the on-time signal II is output. The print head controller has a pulse generator and a print pulse output unit for each print pin. The pulse generator includes a delay circuit for delaying the print trigger clock, two counters, and a delay circuit. Each time the delay clock is output, the logical value of the timer select signal is switched, the counter on the A side is activated in synchronization with the odd-numbered delay clock, and the even-numbered delay clock is activated. It has a switching circuit that activates the counter on the B side in synchronization with the extended clock, four output terminals on the A side, and four output terminals on the B side, and the value of the counter on the A side is N i ( i = 1, ..., and outputs the condition pulse to the i-th output terminal of the a side when it is 4), the i-th output terminal of the B-side when the value of the B-side counter becomes N i And a condition pulse generation circuit for outputting a condition pulse to the print pulse output unit for each print pin, when the delay clock is generated under the condition of dot printing,
When the select signal storage means for fetching the timer select signal and the select signal output from the select signal storage means have one logical value, the condition pulse group on the A side is selected, and when the select signal has the other logical value, B is selected. Group selecting means for selecting the condition pulse group on the side, and one condition pulse is selected from the selected condition pulse groups based on the printing conditions, and the selected condition pulse is used as the on-time signal II. It has a condition pulse selecting means for outputting.
【0018】[0018]
【作用】A側のカウンタは、奇数番目の遅延クロックが
生成される前にクリアされ、奇数番目の遅延クロックが
生成されると、時間計数を開始する。B側のカウンタ
は、偶数番目の遅延クロックが生成される前にクリアさ
れ、偶数番目の遅延クロックが生成されると、時間計数
を開始する。A側のカウンタ及びB側のカウンタは、そ
れぞれ2tまで計数することが出来る。但し、tは印字
トリガ・クロックの周期である。The counter on the A side is cleared before the odd-numbered delayed clock is generated, and starts counting time when the odd-numbered delayed clock is generated. The counter on the B side is cleared before the even-numbered delay clock is generated, and starts counting the time when the even-numbered delay clock is generated. Each of the A-side counter and the B-side counter can count up to 2t. However, t is the cycle of the print trigger clock.
【0019】A側のカウンタの値がN1 になると、A側
の第1番目の出力端子から条件パルス1が出力され、A
側のカウンタの値がN2 になると、A側の第2番目の出
力端子から条件パルス2が出力され、A側のカウンタの
値がN3 になると、A側の第3番目の出力端子から条件
パルス3が出力され、A側のカウンタの値がN4 になる
と、A側の第4番目の出力端子から条件パルス4が出力
される。N1 はtより大で2tよりも小である。B側に
ついても同様な動作が行われる。条件パルス1は単発印
字に対応し、条件パルス2は連続印字の最初に対応し、
条件パルス3は連続印字の途中に対応し、条件パルス4
は連続印字の最後に対応する。When the value of the counter on the A side reaches N 1 , condition pulse 1 is output from the first output terminal on the A side, and A
When the value of the counter on the side becomes N 2 , the condition pulse 2 is output from the second output terminal on the side of A, and when the value of the counter on the side of A becomes N 3 , it is output from the third output terminal on the side of A. When the condition pulse 3 is output and the value of the counter on the A side reaches N 4 , the condition pulse 4 is output from the fourth output terminal on the A side. N 1 is larger than t and smaller than 2t. The same operation is performed on the B side. Condition pulse 1 corresponds to single-shot printing, condition pulse 2 corresponds to the beginning of continuous printing,
Condition pulse 3 corresponds to the middle of continuous printing, and condition pulse 4
Corresponds to the end of continuous printing.
【0020】グループ選択手段は、セレクト信号が
“1”のときにはA側の条件パルス・グループを選択
し、セレクト信号が“0”のときにはB側の条件パルス
・グループを選択する。条件パルス選択手段は、単発印
字の場合には条件パルス1を選択し、連続印字の最初で
あるときには条件パルス2を選択し、連続印字の途中で
あるときには条件パルス3を選択し、連続印字の最後で
あるときには条件パルス4を選択する。選択された条件
パルスはオンタイム信号IIとして印字ヘッド・ドライバ
に送られる。The group selecting means selects the condition pulse group on the A side when the select signal is "1", and selects the condition pulse group on the B side when the select signal is "0". The condition pulse selecting means selects the condition pulse 1 in the case of single-shot printing, the condition pulse 2 in the beginning of the continuous printing, and the condition pulse 3 in the middle of the continuous printing. When it is the last, the condition pulse 4 is selected. The selected condition pulse is sent to the printhead driver as an on-time signal II.
【0021】[0021]
【実施例】図2は本発明のパルス発生部の構成例を示す
ブロック図である。同図において、40は遅延回路、4
1はカウンタ、42ないし44はレジスタ、45ないし
47は比較器、48ないし50はJKフリップ・フロッ
プ、51はDフリップ・フロップ、52と53はゲー
ト、54はANDゲート、55は切換回路をそれぞれ示
している。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 2 is a block diagram showing a configuration example of a pulse generator of the present invention. In the figure, 40 is a delay circuit, 4
1 is a counter, 42 to 44 are registers, 45 to 47 are comparators, 48 to 50 are JK flip-flops, 51 is a D flip-flop, 52 and 53 are gates, 54 is an AND gate, and 55 is a switching circuit. Shows.
【0022】図2の回路は印字パルスIを生成する部分
である。印字トリガ信号は遅延回路40に入力され、遅
延回路40の出力はJKフリップ・フロップ48,4
9,50のJ入力端子に入力される。JKフリップ・フ
ロップ48の正転出力はDフリップ・フロップ51に入
力され、Dフリップ・フロップ51の出力はANDゲー
ト54の上側入力端子に入力される。また、JKフリッ
プ・フロップ48の正転出力は、カウンタ41のクリア
端子に入力される。JKフリップ・フロップ48の反転
出力はANDゲート54の下側入力端子に入力される。
ANDゲート54の出力がディレイCKとなり、ディレ
イCKは切換回路55に入力される。比較器45はカウ
ンタ41の値とレジスタ42の値とを比較し、両者が一
致した時に“1”をJKフリップ・フロップ48のK入
力端子に印加する。The circuit of FIG. 2 is a portion for generating the print pulse I. The print trigger signal is input to the delay circuit 40, and the output of the delay circuit 40 is the JK flip-flops 48 and 4.
It is input to the J input terminals of 9,50. The non-inverted output of the JK flip-flop 48 is input to the D flip-flop 51, and the output of the D flip-flop 51 is input to the upper input terminal of the AND gate 54. Further, the normal output of the JK flip-flop 48 is input to the clear terminal of the counter 41. The inverted output of the JK flip-flop 48 is input to the lower input terminal of the AND gate 54.
The output of the AND gate 54 becomes the delay CK, and the delay CK is input to the switching circuit 55. The comparator 45 compares the value of the counter 41 with the value of the register 42, and when they match, applies "1" to the K input terminal of the JK flip-flop 48.
【0023】JKフリップ・フロップ49の正転出力は
ゲート52の下側入力端子に入力される。ゲート52の
上側入力端子には、JKフリップ・フロップ48の正転
出力が入力される。ゲート52の出力が印字パルスI
(単発)になる。比較器46はカウンタ41の値とレジ
スタ43の値を比較し、両者が一致した時に“1”をJ
Kフリップ・フロップ49のK入力端子に印加する。The normal output of the JK flip-flop 49 is input to the lower input terminal of the gate 52. The normal output of the JK flip-flop 48 is input to the upper input terminal of the gate 52. The output of the gate 52 is the print pulse I
(Single shot). The comparator 46 compares the value of the counter 41 with the value of the register 43, and when they match, sets "1" to J.
It is applied to the K input terminal of the K flip-flop 49.
【0024】JKフリップ・フロップ50の正転出力は
ゲート53の下側入力端子に入力される。ゲート53の
上側入力端子には、JKフリップ・フロップ48の正転
出力が入力される。ゲート53の出力が印字パルスI
(連続)になる。比較器47はカウンタ41の値とレジ
スタ44の値を比較し、両者が一致した時に“1”をJ
Kフリップ・フロップ50のK入力端子に印加する。The normal output of the JK flip-flop 50 is input to the lower input terminal of the gate 53. The normal output of the JK flip-flop 48 is input to the upper input terminal of the gate 53. The output of the gate 53 is the print pulse I
(Continuous). The comparator 47 compares the value of the counter 41 with the value of the register 44, and when they match each other, "1" is set to J.
It is applied to the K input terminal of the K flip-flop 50.
【0025】ディレイCKは切換回路55に入力され
る。切換回路55Aから出力されるタイマ・セレクト信
号は、ディレイCKが入力される度にその値を反転す
る。カウンタAトリガ信号は奇数番目のディレイCKが
入力される度に生成され、カウンタBトリガ信号は偶数
番目のディレイCKが入力される度に生成される。The delay CK is input to the switching circuit 55. The timer select signal output from the switching circuit 55A inverts its value every time the delay CK is input. The counter A trigger signal is generated each time an odd-numbered delay CK is input, and the counter B trigger signal is generated each time an even-numbered delay CK is input.
【0026】図3は本発明のパルス発生部(続き)の構
成例を示す図である。同図において、61ないし64は
レジスタ、66Aないし69Aは比較器、66Bないし
69Bも比較器、71ないし74はレジスタ、76Aな
いし79Aは比較器、76Bないし79Bも比較器、8
1Aないし84AはJKフリップ・フロップ、81Bな
いし84BもJKフリップ・フロップ、85Aと85B
もJKフリップ・フロップ、86Aと86Bはカウンタ
をそれぞれ示している。FIG. 3 is a diagram showing a configuration example of the pulse generator (continuation) of the present invention. In the figure, 61 to 64 are registers, 66A to 69A are comparators, 66B to 69B are also comparators, 71 to 74 are registers, 76A to 79A are comparators, 76B to 79B are also comparators, 8
1A to 84A are JK flip-flops, 81B to 84B are JK flip-flops, 85A and 85B
Also indicates JK flip-flops, and 86A and 86B indicate counters, respectively.
【0027】図3は印字パルスIIを生成する部分であ
る。レジスタ61とレジスタ71は単発印字の場合にお
ける印字パルスIIの立上がり時間と立下がり時間を規定
するものであり、レジスタ62とレジスタ72は連続印
字最初の場合における印字パルスIIの立上がり時間と立
下がり時間を規定するものであり、レジスタ63とレジ
スタ73は連続印字途中の場合における印字パルスIIの
立上がり時間と立下がり時間を規定するものであり、レ
ジスタ64とレジスタ74は連続印字途中の場合におけ
る印字パルスIIの立上がり時間と立下がり時間を規定す
るものである。FIG. 3 shows a portion for generating the print pulse II. The register 61 and the register 71 define the rise time and fall time of the print pulse II in the case of single-shot printing, and the register 62 and the register 72 indicate the rise time and fall time of the print pulse II in the first case of continuous printing. The register 63 and the register 73 define the rise time and the fall time of the print pulse II during the continuous printing, and the register 64 and the register 74 specify the print pulse during the continuous printing. It defines the rise time and fall time of II.
【0028】図3のA側の回路部分とB側の回路部分の
構成および動作は同じであるので、A側の回路部分につ
いてのみ説明する。カウンタAトリガ信号が生成される
と、JKフリップ・フロップ85Aがセットされ、カウ
ンタ86Aがカウントを開始する。カウンタ86Aの値
とレジスタ61の値が等しくなると、比較器66Aが
“1”を出力し、JKフリップ・フロップ81Aがセッ
トされ、条件1用パルスAが立ち上がる。カウンタ86
Aの値とレジスタ71の値が等しくなると、比較器76
Aが“1”を出力し、JKフリップ・フロップ81Aが
リセットされ、条件1用パルスAが立ち下がる。比較器
76Aが“1”を出力すると、JKフリップ・フロップ
85Aがリセットされ、カウンタ86Aはクリアされ
る。なお、レジスタ61ないし64,71ないし74の
中で、レジスタ71の値が最も大きい。Since the circuit portion on the A side and the circuit portion on the B side in FIG. 3 have the same configuration and operation, only the circuit portion on the A side will be described. When the counter A trigger signal is generated, the JK flip-flop 85A is set and the counter 86A starts counting. When the value of the counter 86A becomes equal to the value of the register 61, the comparator 66A outputs "1", the JK flip-flop 81A is set, and the condition 1 pulse A rises. Counter 86
When the value of A and the value of the register 71 become equal, the comparator 76
A outputs "1", the JK flip-flop 81A is reset, and the pulse A for condition 1 falls. When the comparator 76A outputs "1", the JK flip-flop 85A is reset and the counter 86A is cleared. The register 71 has the largest value among the registers 61 to 64 and 71 to 74.
【0029】カウンタ86Aの計数値とレジスタ62の
値が等しくなると、比較器67Aが“1”を出力し、J
Kフリップ・フロップ82Aがセットされ、条件2用パ
ルスAが立ち上がる。カウンタ86Aの値とレジスタ7
2の値が等しくなると、比較器77Aが“1”を出力
し、JKフリップ・フロップ82Aがリセットされ、条
件2用パルスAが立ち下がる。条件3用パルスA,条件
4用パルスAも同じようにして生成される。When the count value of the counter 86A and the value of the register 62 become equal, the comparator 67A outputs "1", and J
The K flip-flop 82A is set, and the pulse A for condition 2 rises. Value of counter 86A and register 7
When the values of 2 become equal, the comparator 77A outputs "1", the JK flip-flop 82A is reset, and the pulse A for condition 2 falls. The pulse A for condition 3 and the pulse A for condition 4 are generated in the same manner.
【0030】図4は本発明のパルス発生部の信号タイミ
ングを示す図である。ディレイCKは、印字トリガ・パ
ルスより遅延回路40の遅延量及びレジスタ42の値で
定められる分だけ遅れて生成される。タイマ・セレクト
信号は、奇数番目のディレイCK(最初を1番目とす
る)と同期して立ち上がり、偶数番目のディレイCKと
同期して立ち下がる。カウンタAトリガは奇数番目のデ
ィレイCKと同期して生成され、カウンタBトリガは偶
数番目のディレイCKと同期して生成される。FIG. 4 is a diagram showing the signal timing of the pulse generator of the present invention. The delay CK is generated with a delay from the print trigger pulse by an amount determined by the delay amount of the delay circuit 40 and the value of the register 42. The timer select signal rises in synchronization with the odd-numbered delay CK (first is the first) and falls in synchronization with the even-numbered delay CK. The counter A trigger is generated in synchronization with the odd-numbered delay CK, and the counter B trigger is generated in synchronization with the even-numbered delay CK.
【0031】条件1用パルスAはカウンタAトリガが生
成されてからレジスタ61の値で定まる時間後に立ち上
がり、レジスタ71の値で定まる時間後に立ち下がる。
条件2用パルスAはカウンタAトリガが生成されてから
レジスタ62の値で定まる時間後に立ち上がり、レジス
タ72の値で定まる時間後に立ち下がる。条件3用パル
スAはカウンタAトリガが生成されてからレジスタ63
の値で定まる時間後に立ち上がり、レジスタ73の値で
定まる時間後に立ち下がる。条件4用パルスAはカウン
タAトリガが生成されてからレジスタ64の値で定まる
時間後に立ち上がり、レジスタ74の値で定まる時間後
に立ち下がる。The pulse A for condition 1 rises after a time determined by the value of the register 61 after the counter A trigger is generated, and falls after a time determined by the value of the register 71.
The pulse A for condition 2 rises after a time determined by the value of the register 62 after the counter A trigger is generated, and falls after a time determined by the value of the register 72. The pulse A for condition 3 is registered in the register 63 after the counter A trigger is generated.
Rises after a time determined by the value of, and falls after a time determined by the value of the register 73. The pulse A for condition 4 rises after a time determined by the value of the register 64 and after a time determined by the value of the register 74 after the counter A trigger is generated.
【0032】条件1用パルスBはカウンタBトリガが生
成されてからレジスタ61の値で定まる時間後に立ち上
がり、レジスタ71の値で定まる時間後に立ち下がる。
条件2用パルスBはカウンタBトリガが生成されてから
レジスタ62の値で定まる時間後に立ち上がり、レジス
タ72の値で定まる時間後に立ち下がる。条件3用パル
スBはカウンタBトリガが生成されてからレジスタ63
の値で定まる時間後に立ち上がり、レジスタ73の値で
定まる時間後に立ち下がる。条件4用パルスBはカウン
タBトリガが生成されてからレジスタ64の値で定まる
時間後に立ち上がり、レジスタ74の値で定まる時間後
に立ち下がる。The pulse B for condition 1 rises after a time determined by the value of the register 61 after the counter B trigger is generated, and falls after a time determined by the value of the register 71.
The pulse B for condition 2 rises after a time determined by the value of the register 62 and after a time determined by the value of the register 72 after the counter B trigger is generated. The pulse B for condition 3 is registered in the register 63 after the counter B trigger is generated.
Rises after a time determined by the value of, and falls after a time determined by the value of the register 73. The pulse B for condition 4 rises after a time determined by the value of the register 64 and after a time determined by the value of the register 74 after the counter B trigger is generated.
【0033】印字パルスI(単発)は、印字トリガから
遅延回路40の遅延量及びレジスタ43で定まる時間後
に立ち上がり、ディレイCKと同期して立ち下がる。印
字パルスI(連続)は、印字トリガから遅延回路40の
遅延量及びレジスタ44で定まる時間後に立ち上がり、
ディレイCKと同期して立ち下がる。The print pulse I (single shot) rises after a time determined by the delay amount of the delay circuit 40 and the register 43 from the print trigger, and falls in synchronization with the delay CK. The print pulse I (continuous) rises after a time determined by the delay amount of the delay circuit 40 and the register 44 from the print trigger,
It falls in synchronization with the delay CK.
【0034】図5は本発明の各ピンの印字パルス出力部
の構成例を示す図である。同図において、89は印字デ
ータ・バッファ、90はフリップ・フロップ、91ない
し94はゲート、96ないし99はセレクタ、101な
いし104はANDゲート、105はORゲート、10
6はNANDゲート、107はJKフリップ・フロッ
プ、108と109はゲート、110はORゲート、1
11は1ピン当たりの印字パルス出力部をそれぞれ示し
ている。FIG. 5 is a diagram showing an example of the configuration of the print pulse output section for each pin of the present invention. In the figure, 89 is a print data buffer, 90 is a flip-flop, 91 to 94 are gates, 96 to 99 are selectors, 101 to 104 are AND gates, 105 is an OR gate, 10
6 is a NAND gate, 107 is a JK flip-flop, 108 and 109 are gates, 110 is an OR gate, 1
Reference numeral 11 denotes a print pulse output unit for each pin.
【0035】印字データ・バッファ89は、シフトレジ
スタである。図示の印字パルス出力部が第i番目の印字
ピンに対応するものと仮定すると、印字データ・バッフ
ァ89には、第i番目の印字ピンに対する印字データが
順番に入力される。印字データ・バッファ89からの出
力信号S1は前データがあるか否かを示し、出力信号S
2は現データがあるか否かを示し、出力信号S3は次デ
ータがあるか否かを示す。信号S1,S2,S3はフリ
ップ・フロップ90に保持される。NANDゲート10
6は、出力信号S2がオンの状態の下でディレイCKが
入力されると、パルスを出力する。このパルスが出力さ
れると、フリップ・フロップ90は、出力信号S1,S
2,S3を取り込む。The print data buffer 89 is a shift register. Assuming that the illustrated print pulse output unit corresponds to the i-th print pin, the print data for the i-th print pin is sequentially input to the print data buffer 89. The output signal S1 from the print data buffer 89 indicates whether or not there is previous data, and the output signal S1
2 indicates whether there is present data, and the output signal S3 indicates whether there is next data. The signals S1, S2 and S3 are held in the flip-flop 90. NAND gate 10
6 outputs a pulse when the delay CK is input while the output signal S2 is on. When this pulse is output, the flip-flop 90 outputs the output signals S1 and S.
Take in 2, S3.
【0036】ゲート91は条件1が成立しているときに
“1”を出力し、ゲート92は条件2が成立していると
きに“1”を出力し、ゲート93は条件3が成立してい
るときに“1”を出力し、ゲート94は条件4が成立し
ているときに“1”を出力する。条件1は現ドットが単
発ドットであることであり、条件2は現ドットが連続ド
ットの最初であることであり、条件3は現ドットが連続
ドットの途中であることであり、条件4は現ドットが連
続ドットの最終であることである。The gate 91 outputs "1" when the condition 1 is satisfied, the gate 92 outputs "1" when the condition 2 is satisfied, and the gate 93 outputs the condition 3 is satisfied. When the condition 4 is satisfied, the gate 94 outputs "1" when it is present, and outputs "1" when the condition 4 is satisfied. Condition 1 is that the current dot is a single-shot dot, Condition 2 is that the current dot is the first of the continuous dots, Condition 3 is that the current dot is in the middle of the continuous dots, and Condition 4 is that the current dot is in the middle. The dot is the last of the continuous dots.
【0037】フリップ・フロップ107は、状態ラッチ
用CKが生成されると、パルス・セレクト信号(タイマ
・セレクト信号と同義)を取り込む。フリップ・フロッ
プ107の出力がセレクト信号になる。セレクタ96
は、セレクト信号が“1”の場合には条件1用パルスA
を選択し、セレクト信号が“0”の場合には条件1用パ
ルスBを選択する。その他のセレクタ97ないし98
は、セレクタ96と同様な動作を行う。The flip-flop 107 takes in the pulse select signal (synonymous with the timer select signal) when the state latch CK is generated. The output of the flip-flop 107 becomes the select signal. Selector 96
Is a pulse A for condition 1 when the select signal is "1"
When the select signal is "0", the condition 1 pulse B is selected. Other selectors 97 to 98
Performs the same operation as selector 96.
【0038】ANDゲート101はセレクタ96とゲー
ト91が両方とも“1”を出力しているときに“1”を
出力する。ANDゲート102,103,104も同様
な動作を行う。AND回路101ないし104の出力は
OR回路105に入力される。OR回路105の出力が
印字パルスII(オンタイム信号IIと同義)となる。The AND gate 101 outputs "1" when both the selector 96 and the gate 91 are outputting "1". The AND gates 102, 103, 104 also perform the same operation. The outputs of the AND circuits 101 to 104 are input to the OR circuit 105. The output of the OR circuit 105 becomes the print pulse II (synonymous with the on-time signal II).
【0039】ゲート108は、前データなし且つ現デー
タありを条件として、印字パルスI(単発)を出力す
る。ゲート109は、前データあり且つ現データありを
条件として、印字パルスI(連続)を出力する。ゲート
108,109の出力はORゲート110に入力され、
ORゲート110の出力が印字パルスIになる。The gate 108 outputs a print pulse I (single shot) on condition that there is no previous data and there is current data. The gate 109 outputs a print pulse I (continuous) on condition that there is previous data and current data. The outputs of the gates 108 and 109 are input to the OR gate 110,
The output of the OR gate 110 becomes the print pulse I.
【0040】図6は本発明の印字パルス出力部の信号タ
イミングを示す図である。同図における最上段の行にお
ける×はドット印字無データを示し、○はドット印字有
データを示す。○の上部の数字は、ドット印字有データ
の通番を示す。ディレイCKは、印字トリガよりも遅延
回路40及びレジスタ42で定められる時間だけ遅延し
ている。最上段の行に示すようなドット列が印字データ
・バッファ89に入力されると、印字データ・バッファ
89から出力される信号S1,S2,S3(前データ,
現データ,次データにそれぞれ対応)は図示のように変
化する。FIG. 6 is a diagram showing the signal timing of the print pulse output section of the present invention. In the uppermost row in the figure, x indicates data without dot printing, and o indicates data with dot printing. The numbers above the circles indicate the serial numbers of the data with dot printing. The delay CK is delayed from the print trigger by a time determined by the delay circuit 40 and the register 42. When a dot row as shown in the uppermost row is input to the print data buffer 89, the signals S1, S2, S3 (previous data,
The current data and the next data respectively) change as shown.
【0041】信号S2とディレイCKのNANDを取る
と、その結果が状態ラッチ用CKとなる。状態ラッチ用
CKが生成されると、タイマ・セレクト信号がフリップ
・フロップ107に取り込まれる。フリップ・フロップ
107の出力がセレクト信号となる。条件1は、次デー
タなし,現データあり,前データなしを条件にしてHレ
ベル(論理1)になる。条件2は、次データあり,現デ
ータあり,前データなしを条件にしてHレベルになる。
条件3は、次データあり,現データあり,前データあり
を条件にしてHレベルになる。条件4は、次データな
し,現データあり,前データありを条件にしてHレベル
になる。When the NAND of the signal S2 and the delay CK is taken, the result becomes the CK for status latch. When the state latch CK is generated, the timer select signal is fetched by the flip-flop 107. The output of the flip-flop 107 becomes the select signal. Condition 1 is H level (logic 1) on condition that there is no next data, there is current data, and there is no previous data. Condition 2 is H level on condition that there is next data, there is current data, and there is no previous data.
Condition 3 is H level on condition that there is next data, current data, and previous data. Condition 4 is H level on condition that there is no next data, there is current data, and there is previous data.
【0042】第1番目の印字パルスI(数字1が付加さ
れた印字パルスI)は、2番目の印字トリガ(左端の印
字トリガは第1番目)に基づいて生成される。第1番目
の印字パルスIIは、第2番目のディレイCKを基準とす
る時間がレジスタ61の値と等しくなった時に生成され
る。第2番目の印字パルスI(数字2が付加された印字
パルスI)は、4番目の印字トリガに基づいて生成され
る。第2番目の印字パルスIIは、第4番目のディレイC
Kを基準とする時間がレジスタ62の値と等しくなった
時に生成される。The first print pulse I (print pulse I with the numeral 1 added) is generated based on the second print trigger (the leftmost print trigger is the first). The first print pulse II is generated when the time based on the second delay CK becomes equal to the value of the register 61. The second print pulse I (print pulse I with the numeral 2 added) is generated based on the fourth print trigger. The second print pulse II is the fourth delay C
Generated when the time referenced to K equals the value of register 62.
【0043】第3番目の印字パルスI(数字3が付加さ
れた印字パルスI)は、5番目の印字トリガに基づいて
生成される。第3番目の印字パルスIIは、第5番目のデ
ィレイCKを基準とする時間がレジスタ63の値と等し
くなった時に生成される。第4番目の印字パルスI(数
字4が付加された印字パルスI)は、6番目の印字トリ
ガに基づいて生成される。第4番目の印字パルスIIは、
第6番目のディレイCKを基準とする時間がレジスタ6
4の値と等しくなった時に生成される。The third print pulse I (print pulse I with the numeral 3 added) is generated based on the fifth print trigger. The third print pulse II is generated when the time based on the fifth delay CK becomes equal to the value of the register 63. The fourth print pulse I (print pulse I with the numeral 4 added) is generated based on the sixth print trigger. The fourth print pulse II is
The time based on the sixth delay CK is set in the register 6
It is generated when it becomes equal to the value of 4.
【0044】第5番目の印字パルスI(数字5が付加さ
れた印字パルスI)は、8番目の印字トリガに基づいて
生成される。第5番目の印字パルスIIは、第8番目のデ
ィレイCKを基準とする時間がレジスタ61の値と等し
くなった時に生成される。The fifth print pulse I (print pulse I with the numeral 5 added) is generated based on the eighth print trigger. The fifth print pulse II is generated when the time based on the eighth delay CK becomes equal to the value of the register 61.
【0045】[0045]
【発明の効果】以上の説明から明らかなように、本発明
によれば、2つのタイマがそれぞれ印字周期の2倍まで
計数可能であるため、印字条件の差異により、タイミン
グが印字周期以上異なっても対応可能である。したがっ
て、例えば24ピン4列千鳥ヘッドの場合、24個のタ
イマを4個(2個×2)に削減することが可能になり、
回路規模の縮小が図れるため、ゲート・アレイのサイズ
を数ランク下げる等のコスト・ダウンが可能となる。As is apparent from the above description, according to the present invention, since the two timers can each count up to twice the print cycle, the timing may differ by more than the print cycle due to the difference in the print conditions. Is also available. Therefore, for example, in the case of a 24-pin 4-row zigzag head, it is possible to reduce the 24 timers to 4 (2 × 2),
Since the circuit scale can be reduced, it is possible to reduce the cost by reducing the size of the gate array by several ranks.
【図1】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図2】本発明のパルス発生部の構成例を示す図であ
る。FIG. 2 is a diagram showing a configuration example of a pulse generator of the present invention.
【図3】本発明のパルス発生部の構成例(続き)を示す
図である。FIG. 3 is a diagram showing a configuration example (continuation) of a pulse generation unit of the present invention.
【図4】本発明のパルス発生部の信号タイミングを示す
図である。FIG. 4 is a diagram showing signal timing of a pulse generator of the present invention.
【図5】本発明の各ピンの印字パルス出力部の構成例を
示す図である。FIG. 5 is a diagram showing a configuration example of a print pulse output unit of each pin of the present invention.
【図6】本発明の印字パルス出力部の信号タイミングを
示す図である。FIG. 6 is a diagram showing signal timing of a print pulse output unit of the present invention.
【図7】プリンタ全体の制御ブロックを示す図である。FIG. 7 is a diagram showing control blocks of the entire printer.
【図8】圧電プリンタにおける各種信号を示す図であ
る。FIG. 8 is a diagram showing various signals in the piezoelectric printer.
【図9】圧電ヘッドを説明する図である。FIG. 9 is a diagram illustrating a piezoelectric head.
【図10】従来回路構成例を示す図である。FIG. 10 is a diagram showing an example of a conventional circuit configuration.
61ないし64 レジスタ 66Aないし69A 比較器 66Bないし69B 比較器 71ないし74 レジスタ 76Aないし79A 比較器 76Bないし79B 比較器 81Aないし84A JKフリップ・フロップ 81Bないし84B JKフリップ・フロップ 85Aと85B JKフリップ・フロップ 86Aと86B カウンタ 91ないし94 ゲート 96ないし99 セレクタ 101ないし104 ANDゲート 106 ゲート 107 フリップ・フロップ 108ないし110 ゲート 111 1ピン当たりの印字パルス出力
部61 to 64 register 66A to 69A comparator 66B to 69B comparator 71 to 74 register 76A to 79A comparator 76B to 79B comparator 81A to 84A JK flip flop 81B to 84B JK flip flop 85A and 85B JK flip flop 86A And 86B counter 91 to 94 gate 96 to 99 selector 101 to 104 AND gate 106 gate 107 flip flop 108 to 110 gate 111 print pulse output unit per pin
Claims (1)
と、 印字ピンを駆動させる際に、オンタイム信号Iとオンタ
イム信号IIを出力する印字ヘッド制御部と、 オンタイム信号Iが出力された時には、印字ピン駆動信
号を立ち上げ、オンタイム信号IIが出力された時には、
印字ピン駆動信号を立ち下げる印字ヘッド・ドライバと
を具備するプリンタ装置における印字ヘッド制御方式で
あって、 印字ヘッド制御部は、 パルス発生部と、 各印字ピン毎の印字パルス出力部とを有し、 パルス発生部は、 印字トリガ・クロックを遅延させる遅延回路と、 2個のカウンタと、 遅延回路から遅延クロックが出力される度にタイマ・セ
レクト信号の論理値を切り換え、奇数番目の遅延クロッ
クに同期してA側のカウンタを起動し、偶数番目の遅延
クロックに同期してB側のカウンタを起動する切換回路
と、 4個のA側の出力端子と、4個のB側の出力端子とを有
し、A側のカウンタの値がNi (i=1,…,4)にな
った時にはA側の第i番目の出力端子に条件パルスを出
力し、B側のカウンタの値がNi になった時にはB側の
第i番目の出力端子に条件パルスを出力する条件パルス
生成回路とを有し、 各印字ピン毎の印字パルス出力部は、 ドット印字ありの状態の下において遅延クロックが生成
された時に、タイマ・セレクト信号を取り込むセレクト
信号記憶手段と、 セレクト信号記憶手段から出力されるセレクト信号が一
方の論理値のときにはA側の条件パルス・グループを選
択し、セレクト信号が他方の論理値のときにはB側の条
件パルス・グループを選択するグループ選択手段と、 選択された条件パルス・グループの中から、印字条件に
基づいて1個の条件パルスを選択し、選択された条件パ
ルスをオンタイム信号IIとして出力する条件パルス選択
手段とを有することを特徴とする印字ヘッド制御方式。1. A print head having a plurality of print pins, a print head control unit which outputs an on-time signal I and an on-time signal II when the print pins are driven, and an on-time signal I. Sometimes, when the print pin drive signal is raised, and the on-time signal II is output,
A print head control system in a printer device comprising a print head driver for lowering a print pin drive signal, wherein the print head control unit has a pulse generation unit and a print pulse output unit for each print pin. , The pulse generator switches the logic value of the timer select signal every time a delay clock is output from the delay circuit, two counters and the delay circuit that delays the print trigger clock, A switching circuit that activates the counter on the A side in synchronization and activates the counter on the B side in synchronization with the even-numbered delayed clock, four output terminals on the A side, and four output terminals on the B side. When the counter value on the A side reaches N i (i = 1, ..., 4), a condition pulse is output to the i-th output terminal on the A side, and the counter value on the B side changes to N i. B when i becomes A condition pulse generation circuit for outputting a condition pulse to the i-th output terminal on the side, and the print pulse output section for each print pin, when the delay clock is generated under the condition of dot printing, The select signal storage means for fetching the timer select signal and the condition pulse group on the A side are selected when the select signal output from the select signal storage means has one logical value, and B when the select signal has the other logical value. Group selecting means for selecting the condition pulse group on the side, and one condition pulse is selected from the condition pulse groups selected based on the printing conditions, and the selected condition pulse is used as the on-time signal II. A print head control method comprising: a condition pulse selecting means for outputting.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29051291A JP2796763B2 (en) | 1991-10-09 | 1991-10-09 | Print head control method |
Applications Claiming Priority (1)
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JP29051291A JP2796763B2 (en) | 1991-10-09 | 1991-10-09 | Print head control method |
Publications (2)
Publication Number | Publication Date |
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JPH0596791A true JPH0596791A (en) | 1993-04-20 |
JP2796763B2 JP2796763B2 (en) | 1998-09-10 |
Family
ID=17756983
Family Applications (1)
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Country Status (1)
Country | Link |
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JP (1) | JP2796763B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6254291B1 (en) | 1998-02-27 | 2001-07-03 | Nec Corporation | Dot-impact printing head control apparatus |
-
1991
- 1991-10-09 JP JP29051291A patent/JP2796763B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6254291B1 (en) | 1998-02-27 | 2001-07-03 | Nec Corporation | Dot-impact printing head control apparatus |
Also Published As
Publication number | Publication date |
---|---|
JP2796763B2 (en) | 1998-09-10 |
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