JPH0594371A - ポータブルコンピユータ - Google Patents
ポータブルコンピユータInfo
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- JPH0594371A JPH0594371A JP3278600A JP27860091A JPH0594371A JP H0594371 A JPH0594371 A JP H0594371A JP 3278600 A JP3278600 A JP 3278600A JP 27860091 A JP27860091 A JP 27860091A JP H0594371 A JPH0594371 A JP H0594371A
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- JP
- Japan
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- address
- memory
- cpu
- data
- bit
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 ＣＰＵのアドレスピンの一部が使用されない
場合に、ＣＰＵに内蔵されるキャッシュメモリの記憶デ
ータと主記憶、拡張メモリ等の記憶データの一貫性を維
持することである。 【構成】 ポータブルコンピュータはｎ（ｎは正の整
数）ビットのアドレスデータによりアクセス可能な容量
を有するメモリ19 - 22 と、キャッシュメモリとキャッ
シュコントローラを含み、ｍ（ｍはｎより大きい整数）
ビットのアドレスデータを処理可能なワンチップＣＰＵ
10を備える。ＣＰＵ10のアドレスピンの不使用の上位ｍ
−ｎビットのアドレスピンが論理“０”に固定され、キ
ャッシュメモリに存在し得ないアドレスが供給されるこ
とを防止する。
場合に、ＣＰＵに内蔵されるキャッシュメモリの記憶デ
ータと主記憶、拡張メモリ等の記憶データの一貫性を維
持することである。 【構成】 ポータブルコンピュータはｎ（ｎは正の整
数）ビットのアドレスデータによりアクセス可能な容量
を有するメモリ19 - 22 と、キャッシュメモリとキャッ
シュコントローラを含み、ｍ（ｍはｎより大きい整数）
ビットのアドレスデータを処理可能なワンチップＣＰＵ
10を備える。ＣＰＵ10のアドレスピンの不使用の上位ｍ
−ｎビットのアドレスピンが論理“０”に固定され、キ
ャッシュメモリに存在し得ないアドレスが供給されるこ
とを防止する。
Description
【０００１】
【産業上の利用分野】本発明は内部にキャッシュメモリ
を内蔵する１チップＣＰＵを使用するコンピュータに関
し、特に、実装可能なメモリのアドレス空間がＣＰＵが
アクセス可能なメモリ空間より小さいタイプのコンピュ
ータに関する。
を内蔵する１チップＣＰＵを使用するコンピュータに関
し、特に、実装可能なメモリのアドレス空間がＣＰＵが
アクセス可能なメモリ空間より小さいタイプのコンピュ
ータに関する。
【０００２】
【従来の技術】キャッシュメモリとキャッシュコントロ
ーラを内蔵し、アクセス可能なアドレス空間が従来に比
して大きなワンチップＣＰＵが発表され、実用に供され
ている。この種のＣＰＵを中核としてコンピュータを構
成する場合、コンピュータの製品仕様を決めた段階で、
メモリの総記憶容量がＣＰＵのアクセスできる記憶容量
の最大値の半分以下であれば、ＣＰＵのアドレスピンの
うちの上位のアドレスピンは使用されないことになる。
ーラを内蔵し、アクセス可能なアドレス空間が従来に比
して大きなワンチップＣＰＵが発表され、実用に供され
ている。この種のＣＰＵを中核としてコンピュータを構
成する場合、コンピュータの製品仕様を決めた段階で、
メモリの総記憶容量がＣＰＵのアクセスできる記憶容量
の最大値の半分以下であれば、ＣＰＵのアドレスピンの
うちの上位のアドレスピンは使用されないことになる。
【０００３】
【発明が解決しようとする課題】しかし、ＣＰＵの使用
されない上位アドレスピンを開放状態に設定したり、通
常のアドレスバスに接続すると、ＣＰＵに内蔵されるキ
ャッシュメモリが誤ってアップデートされる事態が起こ
りうる。即ち、キャッシュメモリの内容をアップデート
する際に、この使用されないアドレスピンの電圧を適当
に処理しないとキャッシュメモリの記憶データと外部の
メモリの記憶データ間に不一致が生じる場合がある。
されない上位アドレスピンを開放状態に設定したり、通
常のアドレスバスに接続すると、ＣＰＵに内蔵されるキ
ャッシュメモリが誤ってアップデートされる事態が起こ
りうる。即ち、キャッシュメモリの内容をアップデート
する際に、この使用されないアドレスピンの電圧を適当
に処理しないとキャッシュメモリの記憶データと外部の
メモリの記憶データ間に不一致が生じる場合がある。
【０００４】この発明は上記実情に鑑みてなされたもの
で、実装可能なメモリの容量の上限値が制限されている
ため、使用されないアドレスが発生する場合でも、ＣＰ
Ｕに内蔵されるキャッシュメモリの記憶データと主記
憶、拡張メモリ等の記憶データの一貫性を維持すること
ができるコンピュータを提供することを目的とする。
で、実装可能なメモリの容量の上限値が制限されている
ため、使用されないアドレスが発生する場合でも、ＣＰ
Ｕに内蔵されるキャッシュメモリの記憶データと主記
憶、拡張メモリ等の記憶データの一貫性を維持すること
ができるコンピュータを提供することを目的とする。
【０００５】また、この発明の他の目的は、ＣＰＵに内
蔵されるキャッシュメモリの内容を正確に維持できるコ
ンピュータを提供することを目的とする。
蔵されるキャッシュメモリの内容を正確に維持できるコ
ンピュータを提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、この発明のコンピュータは、ｎ（ｎは正の整数）ビ
ットのアドレスデータによりアクセス可能な容量まで拡
張可能なメモリ手段と、キャッシュメモリを含み、ｍ
（ｍはｎより大きい整数）ビットのアドレスデータによ
り定義されるアドレス空間をアクセス可能で、前記メモ
リ手段をアクセスすると共に前記メモリ手段の記憶内容
が更新された時に前記キャッシュメモリの保持データを
対応して更新するワンチップＣＰＵと、前記ＣＰＵのア
ドレスの上位ｍ−ｎビットを論理“０”に固定するアド
レス固定部を備え、不使用のアドレスビットを論理
“０”に設定することにより前記キャッシュメモリと前
記メモリ手段の保持データの一貫性を維持することを特
徴とする。
め、この発明のコンピュータは、ｎ（ｎは正の整数）ビ
ットのアドレスデータによりアクセス可能な容量まで拡
張可能なメモリ手段と、キャッシュメモリを含み、ｍ
（ｍはｎより大きい整数）ビットのアドレスデータによ
り定義されるアドレス空間をアクセス可能で、前記メモ
リ手段をアクセスすると共に前記メモリ手段の記憶内容
が更新された時に前記キャッシュメモリの保持データを
対応して更新するワンチップＣＰＵと、前記ＣＰＵのア
ドレスの上位ｍ−ｎビットを論理“０”に固定するアド
レス固定部を備え、不使用のアドレスビットを論理
“０”に設定することにより前記キャッシュメモリと前
記メモリ手段の保持データの一貫性を維持することを特
徴とする。
【０００７】
【作用】上記構成により、この発明にかかるコンピュー
タによれば、ＣＰＵに内蔵されるキャッシュメモリに存
在しないメモリエリアのアドレスが誤って供給される虞
がなく、キャッシュメモリの内容が誤って更新される虞
がない。従って、メモリの記憶内容とキャッシュメモリ
の記憶内容の一貫性を維持することができる。
タによれば、ＣＰＵに内蔵されるキャッシュメモリに存
在しないメモリエリアのアドレスが誤って供給される虞
がなく、キャッシュメモリの内容が誤って更新される虞
がない。従って、メモリの記憶内容とキャッシュメモリ
の記憶内容の一貫性を維持することができる。
【０００８】
【実施例】以下図面を参照して本発明の一実施例を説明
する。
する。
【０００９】図１は本発明の一実施例に於けるシステム
構成を示すブロック図、図２はＣＰＵのアドレスピンを
接地した状態を示す回路図、図３はＣＰＵの内部構成を
概略的に示すブロック図である。
構成を示すブロック図、図２はＣＰＵのアドレスピンを
接地した状態を示す回路図、図３はＣＰＵの内部構成を
概略的に示すブロック図である。
【００１０】本実施例のシステムは、従来のパーソナル
コンピュータとの互換性を維持するため、ゲート回路18
を境界として、ゲート回路の右側は16ビット系のシステ
ムを採用し、ゲート回路の左側はＣＰＵ10の性能に合わ
せて32ビット系のシステムを採用している。
コンピュータとの互換性を維持するため、ゲート回路18
を境界として、ゲート回路の右側は16ビット系のシステ
ムを採用し、ゲート回路の左側はＣＰＵ10の性能に合わ
せて32ビット系のシステムを採用している。
【００１１】第１図に於いて、10はシステム全体の制御
を司るＣＰＵであり、内部にキャッシュメモリを含む。
ＣＰＵ10は32ビットのデータＤ31 - 0と32ビットのアド
レスＡ31 - 2 （データバスのビット幅が４バイトのた
め、アドレスＡ0, Ａ1 は使用されない）を処理する能
力を有す。ＣＰＵ10のアドレスピンは双方向性であり、
ＣＰＵ本体10a が出力したアドレスデータを外部に伝達
すると共にＣＰＵ10の外部から供給されるアドレスデー
タを内部に伝達する。
を司るＣＰＵであり、内部にキャッシュメモリを含む。
ＣＰＵ10は32ビットのデータＤ31 - 0と32ビットのアド
レスＡ31 - 2 （データバスのビット幅が４バイトのた
め、アドレスＡ0, Ａ1 は使用されない）を処理する能
力を有す。ＣＰＵ10のアドレスピンは双方向性であり、
ＣＰＵ本体10a が出力したアドレスデータを外部に伝達
すると共にＣＰＵ10の外部から供給されるアドレスデー
タを内部に伝達する。
【００１２】本実施例においては、従来のパーソナルコ
ンピュータとの互換性を維持するため、このシステムの
総記憶容量は最大64Ｍバイト（26ビットのアドレスデー
タでアクセス可能）に制限されている。このため、ＣＰ
Ｕ10に内蔵されたキャッシュメモリの記憶値とメモリの
記憶データの不一致を防止するため、ＣＰＵ10の上位５
ビットのアドレスピンは図２に示されるようにプルダウ
ンされている。従って、ＣＰＵ10（即ち、内蔵されたキ
ャッシュメモリ）に供給されるアドレスデータは実質的
にＡ26 - 2のみとなる。
ンピュータとの互換性を維持するため、このシステムの
総記憶容量は最大64Ｍバイト（26ビットのアドレスデー
タでアクセス可能）に制限されている。このため、ＣＰ
Ｕ10に内蔵されたキャッシュメモリの記憶値とメモリの
記憶データの不一致を防止するため、ＣＰＵ10の上位５
ビットのアドレスピンは図２に示されるようにプルダウ
ンされている。従って、ＣＰＵ10（即ち、内蔵されたキ
ャッシュメモリ）に供給されるアドレスデータは実質的
にＡ26 - 2のみとなる。
【００１３】具体的に説明すると、ＣＰＵ10は、図３に
示されるように、ＣＰＵ本体10a と、キャッシュコント
ローラ10b 、キャッシュメモリ10c から構成される。
示されるように、ＣＰＵ本体10a と、キャッシュコント
ローラ10b 、キャッシュメモリ10c から構成される。
【００１４】ＣＰＵ本体10a が出力するデータ及びアド
レスデータは外部に伝達されると共にキャッシュコント
ローラ10b に供給される。また、ＣＰＵ10の外部から供
給されるデータはＣＰＵ本体10a とキャッシュコントロ
ーラ10b に伝達される。同様に、ＣＰＵ10の外部から供
給されるアドレスデータはキャッシュコントローラ10b
に供給される。さらに、ＣＰＵ本体10a は外部との間で
制御データの授受を行う。
レスデータは外部に伝達されると共にキャッシュコント
ローラ10b に供給される。また、ＣＰＵ10の外部から供
給されるデータはＣＰＵ本体10a とキャッシュコントロ
ーラ10b に伝達される。同様に、ＣＰＵ10の外部から供
給されるアドレスデータはキャッシュコントローラ10b
に供給される。さらに、ＣＰＵ本体10a は外部との間で
制御データの授受を行う。
【００１５】キャッシュメモリ10c は通常のキャッシュ
メモリと同様に、メモリのアドレス（例えば、頁アドレ
スとオフセット値）と記憶データの対、その他、バリッ
ドビット等を記憶する。
メモリと同様に、メモリのアドレス（例えば、頁アドレ
スとオフセット値）と記憶データの対、その他、バリッ
ドビット等を記憶する。
【００１６】キャッシュコントローラ10b は、ＣＰＵ本
体10a のリードアクセスに応答し、指定されたアドレス
のデータがキャッシュメモリ10c に記憶されているか否
かを判別し、記憶している場合には、高速にそのデータ
をＣＰＵ本体10a に供給し、存在しない場合には、該当
データを外部のメモリから読み出し、キャッシュメモリ
10c にストアすると共にそのデータをＣＰＵ本体10a に
供給する。また、システムメモリ等の記憶データが更新
（書き替え）られた場合には、キャッシュコントローラ
10b はキャッシュメモリ10c の記憶データもそれに応じ
て更新する。
体10a のリードアクセスに応答し、指定されたアドレス
のデータがキャッシュメモリ10c に記憶されているか否
かを判別し、記憶している場合には、高速にそのデータ
をＣＰＵ本体10a に供給し、存在しない場合には、該当
データを外部のメモリから読み出し、キャッシュメモリ
10c にストアすると共にそのデータをＣＰＵ本体10a に
供給する。また、システムメモリ等の記憶データが更新
（書き替え）られた場合には、キャッシュコントローラ
10b はキャッシュメモリ10c の記憶データもそれに応じ
て更新する。
【００１７】なお、本実施例のＣＰＵ10としては、例え
ば、インテル社の製品番号180486タイプのＣＰＵを使用
可能である。
ば、インテル社の製品番号180486タイプのＣＰＵを使用
可能である。
【００１８】再び、図１を参照して、10、12、13はＣＰ
Ｕ10に接続される内部バスである。このうち10は制御バ
スである。12は32ビット幅の内部データバスであり、デ
ータＤ31-0を伝送する。13は25ビット幅の内部アドレス
バスであり、アドレスＡ26-2を伝送する。14はメモリ制
御バスであり、後述する内部メモリにＲＡＳ／ＣＡＳ
（ローアドレスストローブ／コラムアドレスストロー
ブ）等のメモリ制御信号を伝送する。15はメモリアドレ
スバスであり、内部メモリをアクセスするためのアドレ
スデータを伝送する。
Ｕ10に接続される内部バスである。このうち10は制御バ
スである。12は32ビット幅の内部データバスであり、デ
ータＤ31-0を伝送する。13は25ビット幅の内部アドレス
バスであり、アドレスＡ26-2を伝送する。14はメモリ制
御バスであり、後述する内部メモリにＲＡＳ／ＣＡＳ
（ローアドレスストローブ／コラムアドレスストロー
ブ）等のメモリ制御信号を伝送する。15はメモリアドレ
スバスであり、内部メモリをアクセスするためのアドレ
スデータを伝送する。
【００１９】17は16ビット幅のデータバス17D と、20ビ
ット幅の下位アドレスバス17L 及び７ビット幅の上位ア
ドレスバス17U から構成されるシステムバスである。デ
ータバス17D は16ビットのデータD15-0 を伝送し、下位
アドレスバス17L はアドレスデータＡ19-0を伝送し、上
位アドレスバス17U はアドレスデータＡ23-17 を伝送す
る。
ット幅の下位アドレスバス17L 及び７ビット幅の上位ア
ドレスバス17U から構成されるシステムバスである。デ
ータバス17D は16ビットのデータD15-0 を伝送し、下位
アドレスバス17L はアドレスデータＡ19-0を伝送し、上
位アドレスバス17U はアドレスデータＡ23-17 を伝送す
る。
【００２０】18はゲート回路であり、内部バス12、13と
システムバス17との間の接続インターフェイスをとるバ
スドライバ、システムバス17をコントロールするバスコ
ントローラ、アドレスバス13と17(U,L) 相互間でアドレ
スを転送制御し、システムメモリをリード／ライト制御
するメモリコントローラを含み、ゲートアレーで構成さ
れている。
システムバス17との間の接続インターフェイスをとるバ
スドライバ、システムバス17をコントロールするバスコ
ントローラ、アドレスバス13と17(U,L) 相互間でアドレ
スを転送制御し、システムメモリをリード／ライト制御
するメモリコントローラを含み、ゲートアレーで構成さ
れている。
【００２１】31はＣＰＵ10とゲートアレー18に動作クロ
ックを供給する発振器である。
ックを供給する発振器である。
【００２２】19はゲート回路18のアドレス制御の下にア
クセスされるメインメモリであり、本実施例では、４Ｍ
バイトの容量を有する。20, 21は拡張メモリであり、拡
張メモリ32を接続用のメモリスロットに任意に装着され
る。拡張メモリは、例えば、２Ｍバイト、４Ｍバイト、
８Ｍバイト、16Ｍバイト等の記憶容量を有する。
クセスされるメインメモリであり、本実施例では、４Ｍ
バイトの容量を有する。20, 21は拡張メモリであり、拡
張メモリ32を接続用のメモリスロットに任意に装着され
る。拡張メモリは、例えば、２Ｍバイト、４Ｍバイト、
８Ｍバイト、16Ｍバイト等の記憶容量を有する。
【００２３】なお、以下の説明では、メインメモリ19,
拡張メモリ20, 21をまとめてシステム側にあるメモリと
いう意味で、システムメモリと呼ぶ。
拡張メモリ20, 21をまとめてシステム側にあるメモリと
いう意味で、システムメモリと呼ぶ。
【００２４】22は初期化ルーチン（IRT ）等のＢＩＯＳ
（基本入出力プログラム）を格納したＢＩＯＳ−ＲＯＭ
である。23は２セットのＤＭＡ（ダイレクトメモリアク
セス）コントローラ、２セットのプログラマブル割り込
みコントローラ（PIC ）、プログラマブル割り込みタイ
マ（PIT ）、ＲＳ−２３２Ｃインターフェイス機器等が
接続されるシリアル入出力インターフェイス（SIO ）、
フロッピィディスクインターフェイス、フロッピィディ
スクドライブ（FDD ）用のクロックを生成する周波数発
振器（VFO ）を収納したスーパインテグレーションＩＣ
（SI）である。
（基本入出力プログラム）を格納したＢＩＯＳ−ＲＯＭ
である。23は２セットのＤＭＡ（ダイレクトメモリアク
セス）コントローラ、２セットのプログラマブル割り込
みコントローラ（PIC ）、プログラマブル割り込みタイ
マ（PIT ）、ＲＳ−２３２Ｃインターフェイス機器等が
接続されるシリアル入出力インターフェイス（SIO ）、
フロッピィディスクインターフェイス、フロッピィディ
スクドライブ（FDD ）用のクロックを生成する周波数発
振器（VFO ）を収納したスーパインテグレーションＩＣ
（SI）である。
【００２５】24はハードディスクドライブインターフェ
イス（HDD-I/F ）、25は独自の動作用電池と同電池によ
りバックアップされたメモリ（CMOS-RAM）をもつ時計モ
ジュール（RTC ；Real-Time Clock ）、26はキーボード
／デスプレーコントローラ（KBC, DISP-CONT）であり、
図示せぬキーボード、ディスプレイ装置が接続され、そ
れらを制御する。
イス（HDD-I/F ）、25は独自の動作用電池と同電池によ
りバックアップされたメモリ（CMOS-RAM）をもつ時計モ
ジュール（RTC ；Real-Time Clock ）、26はキーボード
／デスプレーコントローラ（KBC, DISP-CONT）であり、
図示せぬキーボード、ディスプレイ装置が接続され、そ
れらを制御する。
【００２６】29は必要に応じてシステムバス17, ゲート
回路18、内部バス14,15 を介してシステムメモリ19 - 2
1 をアクセス可能なマスタカード33、拡張ユニット（拡
張ボード）等が接続される拡張用コネクタである。30
は、外部拡張メモリ34、モデム等が接続されるＩＳＡス
ロットである。
回路18、内部バス14,15 を介してシステムメモリ19 - 2
1 をアクセス可能なマスタカード33、拡張ユニット（拡
張ボード）等が接続される拡張用コネクタである。30
は、外部拡張メモリ34、モデム等が接続されるＩＳＡス
ロットである。
【００２７】この実施例のコンピュータは、従来のパー
ソナルコンピュータとの互換性を維持するため、メモリ
（システムメモリ19 - 21 、拡張用コネクタ29, 30に接
続される拡張外部メモリを含む）の記憶容量は最大64Ｍ
バイト（26ビットのアドレスデータでアクセス可能）に
制限されている。
ソナルコンピュータとの互換性を維持するため、メモリ
（システムメモリ19 - 21 、拡張用コネクタ29, 30に接
続される拡張外部メモリを含む）の記憶容量は最大64Ｍ
バイト（26ビットのアドレスデータでアクセス可能）に
制限されている。
【００２８】次に、第１図乃至第３図を参照して本発明
の一実施例にかかるパーソナルコンピュータの動作を説
明する。
の一実施例にかかるパーソナルコンピュータの動作を説
明する。
【００２９】ＣＰＵ10がシステムメモリ19 - 20 をリー
ドする場合、ＣＰＵ10はリード命令、アドレスデータを
ゲート回路18に供給する。ゲート回路18は受けたアドレ
スをローアドレスとカラムアドレス等に変換し、メモリ
バス14, 15を介してシステムメモリ19 -21 にＲＡＳ／
ＣＡＳ、アドレスデータ等を供給する。これにより、シ
ステムメモリ19 - 21 からデータが読み出され、内部デ
ータバス12を介してＣＰＵ10に供給される。
ドする場合、ＣＰＵ10はリード命令、アドレスデータを
ゲート回路18に供給する。ゲート回路18は受けたアドレ
スをローアドレスとカラムアドレス等に変換し、メモリ
バス14, 15を介してシステムメモリ19 -21 にＲＡＳ／
ＣＡＳ、アドレスデータ等を供給する。これにより、シ
ステムメモリ19 - 21 からデータが読み出され、内部デ
ータバス12を介してＣＰＵ10に供給される。
【００３０】ＣＰＵ10がシステムメモリ19 - 21 にデー
タを書き込む場合、ＣＰＵ10はライト命令、ライトデー
タ、アドレスデータを出力する。ゲート回路18はＣＰＵ
10の出力アドレスを変換し、システムメモリ19 - 21 に
ＲＡＳ／ＣＡＳ等と共に供給する。これにより、内部デ
ータバス12上のライトデータが指定されたメモリに書き
込まれる。なお、この際、ＣＰＵ10内部のキャッシュメ
モリ10c の保持データも更新される。
タを書き込む場合、ＣＰＵ10はライト命令、ライトデー
タ、アドレスデータを出力する。ゲート回路18はＣＰＵ
10の出力アドレスを変換し、システムメモリ19 - 21 に
ＲＡＳ／ＣＡＳ等と共に供給する。これにより、内部デ
ータバス12上のライトデータが指定されたメモリに書き
込まれる。なお、この際、ＣＰＵ10内部のキャッシュメ
モリ10c の保持データも更新される。
【００３１】ＣＰＵ10がＢＩＯＳ−ＲＯＭ22、マスタカ
ード33上のメモリ、外部拡張メモリ34等をリードする場
合、ＣＰＵ10はリード命令、アドレスデータ等をゲート
回路18に供給する。ゲート回路18はアドレスデータを変
換システムアドレスバス17U,17Lに出力すると共に図示
せぬ制御線を介して対象メモリに読み出し制御信号を供
給する。データは、システムデータバス17D が16ビット
幅のため、２回に別けて対象メモリから読み出される。
ゲート回路18は読みだしデータをデータバス12を介して
ＣＰ10に供給する。
ード33上のメモリ、外部拡張メモリ34等をリードする場
合、ＣＰＵ10はリード命令、アドレスデータ等をゲート
回路18に供給する。ゲート回路18はアドレスデータを変
換システムアドレスバス17U,17Lに出力すると共に図示
せぬ制御線を介して対象メモリに読み出し制御信号を供
給する。データは、システムデータバス17D が16ビット
幅のため、２回に別けて対象メモリから読み出される。
ゲート回路18は読みだしデータをデータバス12を介して
ＣＰ10に供給する。
【００３２】ＣＰＵ10がマスタカード33上のメモリ、外
部拡張メモリ34等にライトアクセスする場合、ＣＰＵ10
はライト命令、アドレスデータ、書き込みデータをゲー
ト回路18に供給する。ゲート回路18はアドレスを変換
し、システムバス17に供給すると共に図示せぬ制御線を
介して対象メモリに書き込み制御信号を供給する。書き
込みデータは２回に別けて対象メモリに供給される。
部拡張メモリ34等にライトアクセスする場合、ＣＰＵ10
はライト命令、アドレスデータ、書き込みデータをゲー
ト回路18に供給する。ゲート回路18はアドレスを変換
し、システムバス17に供給すると共に図示せぬ制御線を
介して対象メモリに書き込み制御信号を供給する。書き
込みデータは２回に別けて対象メモリに供給される。
【００３３】ＣＰＵ10によるこのようなメモリアクセス
の場合、ＣＰＵ10がメモリの最大容量が64Ｍバイドであ
ることを認識しているので、上位アドレス５ビットが使
用されないことによる不都合は特に発生しない。
の場合、ＣＰＵ10がメモリの最大容量が64Ｍバイドであ
ることを認識しているので、上位アドレス５ビットが使
用されないことによる不都合は特に発生しない。
【００３４】次に、マスタカード33がシステムメモリ19
- 21 をリードアクセスする場合、マスタカード33はリ
ード命令、アドレスデータをゲート回路18に供給する。
ゲート回路18は受けたアドレスを変換し、ＲＡＳ／ＣＡ
Ｓ、アドレスデータ等をシステムメモリ19 - 21に供給
する。これにより、内部データバス12上のデータが対象
メモリに書き込まれる。
- 21 をリードアクセスする場合、マスタカード33はリ
ード命令、アドレスデータをゲート回路18に供給する。
ゲート回路18は受けたアドレスを変換し、ＲＡＳ／ＣＡ
Ｓ、アドレスデータ等をシステムメモリ19 - 21に供給
する。これにより、内部データバス12上のデータが対象
メモリに書き込まれる。
【００３５】マスタカード33或いはＤＭＡコントローラ
がシステムメモリ19 - 21 をライトアクセスする場合、
マスタカード33はライト命令、アドレスデータ、書き込
みデータをゲート回路18に供給する。ゲート回路18はＲ
ＡＳ／ＣＡＳと共にアドレスデータ等をシステムメモリ
19 - 21 に供給し、書き込みデータを内部データバス12
上に出力する。これにより、内部データバス12上のデー
タが該当メモリに書き込まれる。この際、ＣＰＵ10にも
内部バス12,13 を介して書き込みデータとアドレスが供
給される。このため、ＣＰＵ10内蔵のキャッシュメモリ
10c の保持データも更新され、システムメモリ19 - 21
の内容とキャッシュメモリ10c の内容の一貫性が維持さ
れる。
がシステムメモリ19 - 21 をライトアクセスする場合、
マスタカード33はライト命令、アドレスデータ、書き込
みデータをゲート回路18に供給する。ゲート回路18はＲ
ＡＳ／ＣＡＳと共にアドレスデータ等をシステムメモリ
19 - 21 に供給し、書き込みデータを内部データバス12
上に出力する。これにより、内部データバス12上のデー
タが該当メモリに書き込まれる。この際、ＣＰＵ10にも
内部バス12,13 を介して書き込みデータとアドレスが供
給される。このため、ＣＰＵ10内蔵のキャッシュメモリ
10c の保持データも更新され、システムメモリ19 - 21
の内容とキャッシュメモリ10c の内容の一貫性が維持さ
れる。
【００３６】マスタカード33は、ＣＰＵ10と異なり、シ
ステムのメモリの容量の最大値である64Ｍバイトを越え
たエリアを指定する可能性がある。この場合、ラップア
ラウンド現象により、書き込みデータは指定されたアド
レスの上位ビットを無視した記憶位置に記憶される。こ
の場合、書き込みアドレスがＣＰＵ10に供給されると、
ＣＰＵ10は３２ビットのアドレスデータを処理可能であ
るので、指定されたアドレスデータと書き込みデータの
対をキャッシュメモリに保持することになる。即ち、キ
ャッシュメモリ11c は実際には存在しないメモリアドレ
スとデータの対を保持し、実際に更新されたデータとそ
のアドレスの対を記憶しないことになる。しかし、本実
施例では、ＤＭＡコントローラ或いはマスタカードによ
り指定されたアドレスの上位ビットはＣＰＵ10に供給さ
れず、さらに、ＣＰＵ10の上位アドレスは“０”に固定
されている。従って、このような問題は発生せず、キャ
ッシュメモリ10c とシステムメモリ19 - 21 の記憶内容
の一貫性が維持される。
ステムのメモリの容量の最大値である64Ｍバイトを越え
たエリアを指定する可能性がある。この場合、ラップア
ラウンド現象により、書き込みデータは指定されたアド
レスの上位ビットを無視した記憶位置に記憶される。こ
の場合、書き込みアドレスがＣＰＵ10に供給されると、
ＣＰＵ10は３２ビットのアドレスデータを処理可能であ
るので、指定されたアドレスデータと書き込みデータの
対をキャッシュメモリに保持することになる。即ち、キ
ャッシュメモリ11c は実際には存在しないメモリアドレ
スとデータの対を保持し、実際に更新されたデータとそ
のアドレスの対を記憶しないことになる。しかし、本実
施例では、ＤＭＡコントローラ或いはマスタカードによ
り指定されたアドレスの上位ビットはＣＰＵ10に供給さ
れず、さらに、ＣＰＵ10の上位アドレスは“０”に固定
されている。従って、このような問題は発生せず、キャ
ッシュメモリ10c とシステムメモリ19 - 21 の記憶内容
の一貫性が維持される。
【００３７】なお、システムの最大記憶容量を越える上
位アドレスがマスタカード等から供給された際に、ゲー
ト回路18が論理“０”の上位アドレス生成し、ＣＰＵ10
に供給することも可能である。しかし、このような手法
では、ゲート回路18の構成が複雑になると共にゲート回
路18のピン数が上記実施例の場合よりも、５本多くな
る。ゲート回路のピン数は物理的な制限が大きい。従っ
て、本実施例のように、ＣＰＵのシステムの構成上使用
されることがないアドレスピンを論理“０”に強制的に
設定することは有用である。
位アドレスがマスタカード等から供給された際に、ゲー
ト回路18が論理“０”の上位アドレス生成し、ＣＰＵ10
に供給することも可能である。しかし、このような手法
では、ゲート回路18の構成が複雑になると共にゲート回
路18のピン数が上記実施例の場合よりも、５本多くな
る。ゲート回路のピン数は物理的な制限が大きい。従っ
て、本実施例のように、ＣＰＵのシステムの構成上使用
されることがないアドレスピンを論理“０”に強制的に
設定することは有用である。
【００３８】なお、ＣＰＵ10のアドレスの上位ピンを論
理“１”に設定した場合には、ＣＰＵ10に外部から供給
されるアドレスは、現実には、存在しないアドレスのみ
となり、キャッシュメモリ10c の内容とシステムメモリ
19 - 21 の内容は完全に食違うことになる。ＣＰＵ10の
アドレスの上位ピンを開放状態に設定した場合、ノイズ
などにより、同様の現象が生ずる。しかし、上記実施例
では、上位アドレスピンが論理“０”に設定されている
ので、このような問題は発生しない。
理“１”に設定した場合には、ＣＰＵ10に外部から供給
されるアドレスは、現実には、存在しないアドレスのみ
となり、キャッシュメモリ10c の内容とシステムメモリ
19 - 21 の内容は完全に食違うことになる。ＣＰＵ10の
アドレスの上位ピンを開放状態に設定した場合、ノイズ
などにより、同様の現象が生ずる。しかし、上記実施例
では、上位アドレスピンが論理“０”に設定されている
ので、このような問題は発生しない。
【００３９】なお、本発明は上記実施例に限定されな
い。例えば、上記実施例では、アドレスが32ビットのＣ
ＰＵを使用したが、他のビット数のＣＰＵを使用しても
良い。同様に、ＣＰＵのアドレスピンの上位５ビットを
プルダウンしたが、プルダウンされるアドレスピンの数
は、実装可能なメモリの総記憶容量に応じて適当に選択
すれば良い。例えば、実装可能なメモリの総記憶容量が
ｎビットのアドレスデータによりアクセス可能で、ＣＰ
Ｕの処理可能なアドレスデータがｍビットの場合には、
ＣＰＵの上位ｍ−ｎ本のアドレスピンをプルダウンすれ
ば良い。また、ＣＰＵの構造によっては、アドレスピン
をプルアップしても良い。
い。例えば、上記実施例では、アドレスが32ビットのＣ
ＰＵを使用したが、他のビット数のＣＰＵを使用しても
良い。同様に、ＣＰＵのアドレスピンの上位５ビットを
プルダウンしたが、プルダウンされるアドレスピンの数
は、実装可能なメモリの総記憶容量に応じて適当に選択
すれば良い。例えば、実装可能なメモリの総記憶容量が
ｎビットのアドレスデータによりアクセス可能で、ＣＰ
Ｕの処理可能なアドレスデータがｍビットの場合には、
ＣＰＵの上位ｍ−ｎ本のアドレスピンをプルダウンすれ
ば良い。また、ＣＰＵの構造によっては、アドレスピン
をプルアップしても良い。
【００４０】
【図面の簡単な説明】
【図１】この発明の一実施例にかかるコンピュータの回
路ブロック図。
路ブロック図。
【図２】ＣＰＵのアドレスピンを接地した状態を示す
図。
図。
【図３】ＣＰＵの内部構成を示すブロック図。
10…ＣＰＵ、11…制御バス、12, 17D …データバス、13
…アドレスバス、14…メモリ制御バス、15…メモリアド
レスバス、17…システムバス、18…ゲート回路、19…シ
ステムメモリ、20, 21…拡張メモリ、22…ＢＩＯＳ−Ｒ
ＯＭ、23…ＩＣ、24…ＨＤＤインターフェース、25…リ
アルタイムクロック、26…キーボード／デスプレーコン
トローラ、29, 30…拡張用スロット、31…発振器、33…
マスタカード、34…外部拡張メモリ。
…アドレスバス、14…メモリ制御バス、15…メモリアド
レスバス、17…システムバス、18…ゲート回路、19…シ
ステムメモリ、20, 21…拡張メモリ、22…ＢＩＯＳ−Ｒ
ＯＭ、23…ＩＣ、24…ＨＤＤインターフェース、25…リ
アルタイムクロック、26…キーボード／デスプレーコン
トローラ、29, 30…拡張用スロット、31…発振器、33…
マスタカード、34…外部拡張メモリ。
Claims (2)
- 【請求項１】ｎ（ｎは正の整数）ビットのアドレスデー
タによりアクセス可能な容量まで拡張可能なメモリ手段
と、 キャッシュメモリを含み、ｍ（ｍはｎより大きい整数）
ビットのアドレスデータにより定義されるアドレス空間
をアクセス可能で、前記メモリ手段をアクセスすると共
に前記メモリ手段の記憶内容が更新された時に前記キャ
ッシュメモリの保持データを対応して更新するワンチッ
プＣＰＵと、 前記ＣＰＵのアドレスの上位ｍ−ｎビットを論理“０”
に固定するアドレス固定部を備え、 不使用のアドレスビットを論理“０”に設定することに
より前記キャッシュメモリと前記メモリ手段の記憶デー
タの一貫性を維持することを特徴とするコンピュータ。 - 【請求項２】メモリアクセス手段と、キャッシュメモリ
とキャッシュコントローラを内蔵するＣＰＵと、前記Ｃ
ＰＵのアドレスピンのうち前記メモリアクセス手段のた
めに使用されない所定の上位ピンを所定電位に固定する
アドレス固定部を備え、ＣＰＵに入力されるアドレスの
所定の上位ビットを無効化することを特徴とするコンピ
ュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3278600A JPH0594371A (ja) | 1991-09-30 | 1991-09-30 | ポータブルコンピユータ |
| EP19920116385 EP0535537A3 (en) | 1991-09-30 | 1992-09-24 | Computer system with a cache memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3278600A JPH0594371A (ja) | 1991-09-30 | 1991-09-30 | ポータブルコンピユータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0594371A true JPH0594371A (ja) | 1993-04-16 |
Family
ID=17599530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3278600A Pending JPH0594371A (ja) | 1991-09-30 | 1991-09-30 | ポータブルコンピユータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0594371A (ja) |
-
1991
- 1991-09-30 JP JP3278600A patent/JPH0594371A/ja active Pending
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