JPH0590604A - Ｍｏｓ型半導体記憶装置の製造方法 - Google Patents
Ｍｏｓ型半導体記憶装置の製造方法Info
- Publication number
- JPH0590604A JPH0590604A JP27614891A JP27614891A JPH0590604A JP H0590604 A JPH0590604 A JP H0590604A JP 27614891 A JP27614891 A JP 27614891A JP 27614891 A JP27614891 A JP 27614891A JP H0590604 A JPH0590604 A JP H0590604A
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- Japan
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- gate electrode
- implanted
- insulating film
- semiconductor substrate
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Abstract
(57)【要約】
【目的】 不揮発性半導体記憶装置特に電気的に書き込
み消去可能な読み出し専用記憶装置で、低温の熱処理で
もソースの接合耐圧を上げる。 【構成】 ゲート電極６を形成した後、ソース領域１１
のみ選択的にリンイオン９を基板の法線に対して３０度
から６０度の角度で注入し、その後ヒ素イオン１３を全
面に注入し、９００度以下の熱処理で、ソースを形成す
る。 【効果】 ９００度以下の熱処理でも、ソースでの接合
耐圧が十分に得られ、消去動作時にアバランシェブレー
クダウンが抑制され、かつ熱処理による第１ゲート絶縁
膜の劣化が抑制できる。
み消去可能な読み出し専用記憶装置で、低温の熱処理で
もソースの接合耐圧を上げる。 【構成】 ゲート電極６を形成した後、ソース領域１１
のみ選択的にリンイオン９を基板の法線に対して３０度
から６０度の角度で注入し、その後ヒ素イオン１３を全
面に注入し、９００度以下の熱処理で、ソースを形成す
る。 【効果】 ９００度以下の熱処理でも、ソースでの接合
耐圧が十分に得られ、消去動作時にアバランシェブレー
クダウンが抑制され、かつ熱処理による第１ゲート絶縁
膜の劣化が抑制できる。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
の製造方法に関し、特に電気的に書き込み消去可能な読
出し専用記憶装置（ＥＥＰＲＯＭ）の製造方法に関す
る。
の製造方法に関し、特に電気的に書き込み消去可能な読
出し専用記憶装置（ＥＥＰＲＯＭ）の製造方法に関す
る。
【０００２】
【従来の技術】上述のＥＥＰＲＯＭの一つの代表的な従
来の製法を図面を用いて説明する。すなわち図３（ａ）
において、半導体基板１の上に第１ゲート絶縁膜２、浮
遊ゲート電極３、第２ゲート絶縁膜４、制御ゲート電極
５を順次積層されてなるゲート電極６が形成される。次
に図３（ｂ）において、フォトレジスト７により、ゲー
ト電極６の片側に開口したパターンをマスクにして、リ
ンイオン９を半導体基板１に対して垂直に注入し、第１
ｎ型拡散層８を形成する。その後フォトレジスト７を除
き図３（ｃ）において、ヒ素イオン１３を全面に注入
し、熱処理をして第２ｎ型拡散層１０を形成し、ソース
領域１１、ドレイン領域１２とする。以上のような方法
によりＥＥＰＲＯＭが形成される。ところで、上述のメ
モリトランジスタの消去動作は通常次のようにして行
う。すなわち制御ゲート電極５及び半導体基板１を接地
電位にし、ドレイン領域１２を浮遊電位にし、ソース領
域１１に第１ゲート絶縁膜２を介した電子のファウエル
−ノルドハイム（Ｆ−Ｎ）トンネリングを誘起するだけ
の高電圧を印加し、浮遊ゲート電極３より蓄積されてい
た電子をソース領域１１へ引き抜く事により行われてき
た。
来の製法を図面を用いて説明する。すなわち図３（ａ）
において、半導体基板１の上に第１ゲート絶縁膜２、浮
遊ゲート電極３、第２ゲート絶縁膜４、制御ゲート電極
５を順次積層されてなるゲート電極６が形成される。次
に図３（ｂ）において、フォトレジスト７により、ゲー
ト電極６の片側に開口したパターンをマスクにして、リ
ンイオン９を半導体基板１に対して垂直に注入し、第１
ｎ型拡散層８を形成する。その後フォトレジスト７を除
き図３（ｃ）において、ヒ素イオン１３を全面に注入
し、熱処理をして第２ｎ型拡散層１０を形成し、ソース
領域１１、ドレイン領域１２とする。以上のような方法
によりＥＥＰＲＯＭが形成される。ところで、上述のメ
モリトランジスタの消去動作は通常次のようにして行
う。すなわち制御ゲート電極５及び半導体基板１を接地
電位にし、ドレイン領域１２を浮遊電位にし、ソース領
域１１に第１ゲート絶縁膜２を介した電子のファウエル
−ノルドハイム（Ｆ−Ｎ）トンネリングを誘起するだけ
の高電圧を印加し、浮遊ゲート電極３より蓄積されてい
た電子をソース領域１１へ引き抜く事により行われてき
た。
【０００３】
【発明が解決しようとする課題】従来の製造方法では、
ソース領域１１の接合をなだらかにして、ソース領域１
１の接合耐圧を上げるために、リンイオン９を半導体基
板１に垂直に注入して第１ｎ型拡散層８を形成するので
あるが、第１ｎ型拡散層８がゲート電極６の下部領域に
十分拡散するためには、例えば１０００℃の高温の熱処
理が必要であった。そのため、第１ゲート絶縁膜２の絶
縁リーク電流の増大など、信頼性上大きな問題であっ
た。
ソース領域１１の接合をなだらかにして、ソース領域１
１の接合耐圧を上げるために、リンイオン９を半導体基
板１に垂直に注入して第１ｎ型拡散層８を形成するので
あるが、第１ｎ型拡散層８がゲート電極６の下部領域に
十分拡散するためには、例えば１０００℃の高温の熱処
理が必要であった。そのため、第１ゲート絶縁膜２の絶
縁リーク電流の増大など、信頼性上大きな問題であっ
た。
【０００４】
【課題を解決するための手段】本発明のＭＯＳ型不揮発
性半導体記憶装置の製造方法は、Ｐ型半導体基板に、第
１ゲート絶縁膜、浮遊ゲート電極、第２ゲート絶縁膜、
制御ゲート電極を順次積層し、構成されたゲート電極を
形成する工程と、前記半導体基板上のゲート電極に隣接
した片側のソース領域のみ選択的にリンイオンを前記半
導体基板の法線に対して３０度から６０度の角度で注入
し、その後ヒ素イオンを注入し、９００℃以下の熱処理
で、第２ｎ型拡散層を形成する工程を含んで構成され
る。
性半導体記憶装置の製造方法は、Ｐ型半導体基板に、第
１ゲート絶縁膜、浮遊ゲート電極、第２ゲート絶縁膜、
制御ゲート電極を順次積層し、構成されたゲート電極を
形成する工程と、前記半導体基板上のゲート電極に隣接
した片側のソース領域のみ選択的にリンイオンを前記半
導体基板の法線に対して３０度から６０度の角度で注入
し、その後ヒ素イオンを注入し、９００℃以下の熱処理
で、第２ｎ型拡散層を形成する工程を含んで構成され
る。
【０００５】
【実施例】以下本発明の実施例について図面を参照して
説明する。図１（ａ）〜（ｃ）は本発明の第１の実施例
を説明するための半導体装置の断面図である。まず図１
（ａ）に示すごとく、半導体基板１の上に第１ゲート絶
縁膜２、浮遊ゲート電極３、第２ゲート絶縁膜４、制御
ゲート電極５を順次積層されてなるゲート電極６を既知
の方法で形成する。次に図１（ｂ）において、フォトレ
ジスト７により、ゲート電極６の片側に開口したパター
ンをマスクにして、リンイオン９を半導体基板１の法線
に対して３０度から６０度の角度で斜めに注入し、第１
ｎ型拡散層８を形成する。その後フォトレジスト７を除
き図１（ｃ）において、ヒ素イオン１３を全面に注入
し、９００℃以下の熱処理を施して第２ｎ型拡散層１０
を形成し、ソース領域１１、ドレイン領域１２とする。
図４は、ソース耐圧のリンイオン９の注入角度依存性を
示したものである。これより、リンイオン９を半導体基
板１の法線に対して０度に注入したものは、ばらつきも
大きく、耐圧も低い。リンイオン９の注入角度を３０度
から６０度にすると十分に耐圧が得られ、ばらつきも小
さい。従って、リンイオン９の斜め注入の角度は、３０
度から６０度が適当である。このように形成された第１
の実施例においては、９００℃以下の熱処理でもゲート
電極６の下部のソース領域１１において、第１ｎ型拡散
層８が第２ｎ型拡散層１０を超えて十分に拡散し、ソー
ス領域１１での接合耐圧を上げる事ができ、消去動作時
にソース領域１１に印加する電圧と接合耐圧との間に十
分余裕をとることができ、消去時ソース領域１１でのア
バランシェブレークダウンが起きる事を完全に抑制する
ことができ、かつ熱処理による第１ゲート絶縁膜２の劣
化も抑制することができる。
説明する。図１（ａ）〜（ｃ）は本発明の第１の実施例
を説明するための半導体装置の断面図である。まず図１
（ａ）に示すごとく、半導体基板１の上に第１ゲート絶
縁膜２、浮遊ゲート電極３、第２ゲート絶縁膜４、制御
ゲート電極５を順次積層されてなるゲート電極６を既知
の方法で形成する。次に図１（ｂ）において、フォトレ
ジスト７により、ゲート電極６の片側に開口したパター
ンをマスクにして、リンイオン９を半導体基板１の法線
に対して３０度から６０度の角度で斜めに注入し、第１
ｎ型拡散層８を形成する。その後フォトレジスト７を除
き図１（ｃ）において、ヒ素イオン１３を全面に注入
し、９００℃以下の熱処理を施して第２ｎ型拡散層１０
を形成し、ソース領域１１、ドレイン領域１２とする。
図４は、ソース耐圧のリンイオン９の注入角度依存性を
示したものである。これより、リンイオン９を半導体基
板１の法線に対して０度に注入したものは、ばらつきも
大きく、耐圧も低い。リンイオン９の注入角度を３０度
から６０度にすると十分に耐圧が得られ、ばらつきも小
さい。従って、リンイオン９の斜め注入の角度は、３０
度から６０度が適当である。このように形成された第１
の実施例においては、９００℃以下の熱処理でもゲート
電極６の下部のソース領域１１において、第１ｎ型拡散
層８が第２ｎ型拡散層１０を超えて十分に拡散し、ソー
ス領域１１での接合耐圧を上げる事ができ、消去動作時
にソース領域１１に印加する電圧と接合耐圧との間に十
分余裕をとることができ、消去時ソース領域１１でのア
バランシェブレークダウンが起きる事を完全に抑制する
ことができ、かつ熱処理による第１ゲート絶縁膜２の劣
化も抑制することができる。
【０００６】図２（ａ）〜（ｃ）は、本発明の第２の実
施例を説明するための半導体装置の断面図である。この
第２の実施例では、図２（ａ）に示されるゲート電極６
を形成するまでは、第１の実施例と同一である。図２
（ｂ）に示すようにフォトレジスト７により、ゲート電
極６の片側に開口したパターンをマスクにしてリンイオ
ン９を半導体基板１の法線に対して３０度から６０度の
角度で斜めに、また半導体基板１を回転させながら注入
し、第１ｎ型拡散層８を形成する。その後フォトレジス
ト７を除いて図２（ｃ）において、ヒ素イオン１３を全
面に注入し、９００℃以下の熱処理を施して第２ｎ型拡
散層１０を形成し、ソース領域１１、ドレイン領域１２
とする。このように形成された第２の実施例において
は、半導体基板１を回転して注入するため、リンイオン
注入の際注入方向を合わす必要がなく確実に第１ｎ型拡
散層８が第２ｎ型拡散層１０を超えて十分に広がり、ソ
ース領域１１での接合耐圧を上げる事ができ、消去動作
時にソース領域１１に印加する電圧と接合耐圧との間に
十分余裕をとることができ、消去時ソース領域１１での
アバランシェブレークダウンが起きる事を完全に抑制す
ることができ、かつ熱処理による第１ゲート絶縁膜２の
劣化も抑制することができる。
施例を説明するための半導体装置の断面図である。この
第２の実施例では、図２（ａ）に示されるゲート電極６
を形成するまでは、第１の実施例と同一である。図２
（ｂ）に示すようにフォトレジスト７により、ゲート電
極６の片側に開口したパターンをマスクにしてリンイオ
ン９を半導体基板１の法線に対して３０度から６０度の
角度で斜めに、また半導体基板１を回転させながら注入
し、第１ｎ型拡散層８を形成する。その後フォトレジス
ト７を除いて図２（ｃ）において、ヒ素イオン１３を全
面に注入し、９００℃以下の熱処理を施して第２ｎ型拡
散層１０を形成し、ソース領域１１、ドレイン領域１２
とする。このように形成された第２の実施例において
は、半導体基板１を回転して注入するため、リンイオン
注入の際注入方向を合わす必要がなく確実に第１ｎ型拡
散層８が第２ｎ型拡散層１０を超えて十分に広がり、ソ
ース領域１１での接合耐圧を上げる事ができ、消去動作
時にソース領域１１に印加する電圧と接合耐圧との間に
十分余裕をとることができ、消去時ソース領域１１での
アバランシェブレークダウンが起きる事を完全に抑制す
ることができ、かつ熱処理による第１ゲート絶縁膜２の
劣化も抑制することができる。
【０００７】
【発明の効果】以上説明したように本発明は、９００℃
以下の熱処理でもゲート電極６の下部のソース領域１１
で第１ｎ型拡散層８が第２ｎ型拡散層１０を超えて十分
拡散するように形成することができ、ソース領域１１で
の接合耐圧が十分得られ、消去動作時にアバランシェブ
レークダウンが抑制され、かつ熱処理による第１ゲート
絶縁膜の劣化が抑制できる不揮発性半導体記憶装置が得
られる。
以下の熱処理でもゲート電極６の下部のソース領域１１
で第１ｎ型拡散層８が第２ｎ型拡散層１０を超えて十分
拡散するように形成することができ、ソース領域１１で
の接合耐圧が十分得られ、消去動作時にアバランシェブ
レークダウンが抑制され、かつ熱処理による第１ゲート
絶縁膜の劣化が抑制できる不揮発性半導体記憶装置が得
られる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）本発明の第１の実施例を説明す
るための半導体装置の断面図、
るための半導体装置の断面図、
【図２】（ａ）〜（ｃ）本発明の第２の実施例を説明す
るための半導体装置の断面図、
るための半導体装置の断面図、
【図３】（ａ）〜（ｃ）従来の不揮発性半導体記憶装置
の一例の断面図、
の一例の断面図、
【図４】ソース耐圧のリンイオン注入角度依存性を示し
たものである。
たものである。
１ 半導体基板 ２ 第１ゲート絶縁膜 ３ 浮遊ゲート電極 ４ 第２ゲート絶縁膜 ５ 制御ゲート電極 ６ ゲート電極 ７ フォトレジスト ８ 第１ｎ型拡散層 ９ リンイオン １０ 第２ｎ型拡散層 １１ ソース領域 １２ ドレイン領域 １３ ヒ素イオン
Claims (1)
- 【請求項１】 Ｐ型半導体基板に、第１ゲート絶縁膜、
浮遊ゲート電極、第２ゲート絶縁膜、制御ゲート電極を
順次積層し、構成されたゲート電極を形成する工程と、
前記半導体基板上のゲート電極に隣接した片側のソース
領域のみ選択的にリンイオンを前記半導体基板の法線に
対して３０度から６０度の角度で注入し、その後ヒ素イ
オンを注入し、９００℃以下の熱処理で、第２ｎ型拡散
層を形成する工程を含む事を特徴とするＭＯＳ型不揮発
性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03276148A JP3139633B2 (ja) | 1991-09-30 | 1991-09-30 | Ｍｏｓ型半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03276148A JP3139633B2 (ja) | 1991-09-30 | 1991-09-30 | Ｍｏｓ型半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590604A true JPH0590604A (ja) | 1993-04-09 |
| JP3139633B2 JP3139633B2 (ja) | 2001-03-05 |
Family
ID=17565436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03276148A Expired - Fee Related JP3139633B2 (ja) | 1991-09-30 | 1991-09-30 | Ｍｏｓ型半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3139633B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100834486B1 (ko) * | 2003-11-21 | 2008-06-02 | 미쓰이 긴조꾸 고교 가부시키가이샤 | 전자 부품 장착용 프린트 배선 기판 및 그 제조 방법 및반도체 장치 |
-
1991
- 1991-09-30 JP JP03276148A patent/JP3139633B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100834486B1 (ko) * | 2003-11-21 | 2008-06-02 | 미쓰이 긴조꾸 고교 가부시키가이샤 | 전자 부품 장착용 프린트 배선 기판 및 그 제조 방법 및반도체 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3139633B2 (ja) | 2001-03-05 |
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Legal Events
| Date | Code | Title | Description |
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