JPH058905U - surge absorber - Google Patents
surge absorberInfo
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Abstract
(57)【要約】
【目的】 一つのチップ状積層体内に複数のサージアブ
ソーバを形成し、実装時の省スペース化と取付けコスト
の低減化を図る。
【構成】 両側縁に達する内部電極11を設けたバリス
タグリーンシート12と、一方の端部に達する内部電極
13又は15を設けたバリスタグリーンシート14,1
6を用い、これらシート12,14,16の枚数と組合
せを選択し、各シート12,14,16を上下に積層し
た状態で圧着焼成してチップ状の積層体を形成し、この
積層体の外面で両端部と中間部に、外部電極を各対応す
る内部電極と導通した状態で設け、積層体の内部に複数
のサージアブソーバ素子を形成する。
(57) [Abstract] [Purpose] A plurality of surge absorbers are formed in a single chip-shaped laminated body to save space during mounting and reduce mounting cost. A varistor green sheet 12 provided with internal electrodes 11 reaching both side edges, and varistor green sheets 14, 1 provided with internal electrodes 13 or 15 reaching one end portion.
6, the number and combination of these sheets 12, 14, 16 are selected, and the sheets 12, 14, 16 are stacked one above the other by pressure bonding and firing to form a chip-shaped laminated body. External electrodes are provided at both ends and an intermediate portion on the outer surface in a state of being electrically connected to respective corresponding internal electrodes, and a plurality of surge absorber elements are formed inside the laminated body.
Description
【0001】[0001]
この考案は、ラインに侵入する電圧サージを吸収除去するサージアブソーバ、 更に詳しくは、ACラインのような二本の線路のライン−ライン間およびライン −アース間のサージ対策を一つのチップ部品で行なうことができるサージアブソ ーバに関するものである。 The present invention is a surge absorber that absorbs and removes a voltage surge that intrudes into a line, and more specifically, a single chip component provides line-to-line and line-to-ground surge protection for two lines such as AC lines. It is about a surge absorber that can be.
【0002】[0002]
図7に示すようなACラインにおける二本のラインA−A′およびB−B′に 対する外来電圧サージ対策として、従来は図8に示すようなセラミックサージア ブソーバ1およびそのチップタイプである図9のようなチップサージアブソーバ 2を用い、プリント基板上において、例えば図8のように、ラインA−A′とア ースG間、ラインB−B′とアースG間及びラインA−A′とB−B′間の各々 にセラミックサージアブソーバ1を実装するか、図9のようにラインA−A′と アースG間、ラインB−B′とアースG間およびラインA−A′とB−B′間に チップアブソーバ2を実装していた。 As a measure against an external voltage surge to two lines AA 'and BB' in an AC line as shown in FIG. 7, a ceramic surge absorber 1 and its chip type as shown in FIG. As shown in FIG. 8, a chip surge absorber 2 such as No. 9 is used on the printed circuit board, between line A-A 'and ground G, between line BB' and ground G, and line A-A '. Or install a ceramic surge absorber 1 between BB 'and BB', or as shown in FIG. 9, between line A-A 'and earth G, between line BB' and earth G, and between lines A-A 'and B. The chip absorber 2 was mounted between -B '.
【0003】[0003]
ところで、上記した従来の電圧サージ対策は、何れの場合も三個のサージアブ ソーバが必要になるため、取付けに手間と時間がかかり、作業コストが高くつく と共に、スペース的にも広い面積が必要になるという問題がある。 By the way, the above-mentioned conventional voltage surge countermeasures require three surge absorbers in all cases, which requires time and effort for installation, increases work cost, and requires a large area in terms of space. There is a problem of becoming.
【0004】 そこでこの考案は、一つのバリスタチップで複数のバリスタ素子を構成するこ とができ、取付けが簡単で作業がコスト的に安く、スペース的にも有利なサージ アブソーバを提供することを目的とする。Therefore, the present invention aims to provide a surge absorber that can configure a plurality of varistor elements with one varistor chip, is easy to install, is inexpensive in work, and is advantageous in terms of space. And
【0005】[0005]
上記のような課題を解決するため、この考案は、両側縁に達する内部電極を設 けたバリスタグリーンシートと、一方の端部に達する内部電極を設けたバリスタ グリーンシートを用い、これらシートの数と組合せを選択して積層し、これを圧 着焼成して積層体を形成し、この積層体の外面で両端部と中間部に、対応する内 部電極と接続した外部電極を設けた構成を採用したものである。 In order to solve the above problems, the present invention uses a varistor green sheet with internal electrodes reaching both side edges and a varistor green sheet with internal electrodes reaching one end, and A combination is selected and laminated, and this is pressure-fired to form a laminated body, and external electrodes connected to the corresponding internal electrodes are provided at both ends and intermediate portions on the outer surface of this laminated body. It was done.
【0006】[0006]
両側縁に達する内部電極を設けたバリスタグリーンシートと、一方の端部に達 する内部電極を設けたバリスタグリーンシートの数と組合せを選択して積層し、 これを圧着焼成して形成した積層体の外面に外部電極を設けると、一つのチップ 積層体内に複数のバリスタ素子を構成することができ、プリント基板に対する実 装時の取付け作業が簡単に行なえると共に、省スペース化を図ることができる。 Laminated body formed by selecting and combining the number and combination of varistor green sheets provided with internal electrodes reaching both edges and varistor green sheets provided with internal electrodes reaching one end, and then performing pressure bonding firing By providing external electrodes on the outer surface of the device, multiple varistor elements can be configured in one chip laminated body, and mounting work on the printed circuit board can be done easily and space saving can be achieved. ..
【0007】[0007]
以下、この考案の実施例を添付図面の図1乃至図6に基づいて説明する。 An embodiment of the present invention will be described below with reference to FIGS. 1 to 6 of the accompanying drawings.
【0008】 図1のように、チップ状のサージアブソーバを構成するため、両側縁に達する 内部電極11を設けたバリスタグリーンシート12と、一方の端部に達する内部 電極13を設けたバリスタグリーンシート14と、他方の端部に達する内部電極 15を設けたバリスタグリーンシート16と、内部電極の形成がない中間用及び 上下端用のバリスタグリーンシート17,18,19とが用意され、これら各シ ートの数と組合せが選択される。As shown in FIG. 1, in order to form a chip-shaped surge absorber, a varistor green sheet 12 provided with internal electrodes 11 reaching both side edges and a varistor green sheet provided with internal electrodes 13 reaching one end portion. 14 and a varistor green sheet 16 provided with an internal electrode 15 reaching the other end, and intermediate and upper and lower varistor green sheets 17, 18 and 19 in which no internal electrode is formed are prepared. The number and combination of slots is selected.
【0009】 図示実施例は、二個のライン−アースバリスタ素子と一個のライン−ラインバ リスタ素子の三素子のサージアブソーバを構成する場合を示し、両側縁に達する 内部電極11を設けたバリスタグリーンシート12と一方の端部に達する内部電 極13を設けたバリスタグリーンシート14の組合せによって第1のライン−ア ースバリスタ素子Z1 を形成する。The illustrated embodiment shows a case of constructing a three-element surge absorber of two line-earth varistor elements and one line-line varistor element, and a varistor green sheet provided with internal electrodes 11 reaching both side edges. A first line-ground varistor element Z 1 is formed by a combination of 12 and a varistor green sheet 14 provided with an internal electrode 13 reaching one end.
【0010】 また、二枚のバリスタグリーンシート12,12とその間にバリスタグリーン シート16を配置した組合せによって第2のライン−アースバリスタ素子Z2 を 形成し、更に二枚のバリスタグリーンシート14と16を組合せてライン−ライ ンバリスタ素子Z3 を形成する。A second line-ground varistor element Z 2 is formed by a combination of two varistor green sheets 12 and 12 and a varistor green sheet 16 disposed between them, and further two varistor green sheets 14 and 16 are formed. Are combined to form a line-line varistor element Z 3 .
【0011】 なお、各バリスタグリーンシートは例えばZnO 系バリスタ材料を用い、各内部 電極11,13,15等はAgやPd等が使用される。またいうまでもないが、各バ リスタ素子を接続する位置は、上述のものに限らず任意であることを付言してお く。Each varistor green sheet is made of, for example, a ZnO-based varistor material, and each internal electrode 11, 13, 15, etc. is made of Ag, Pd, or the like. Needless to say, it should be noted that the position where each varistor element is connected is not limited to the above-mentioned position and is arbitrary.
【0012】 図1に示したように、上記した各バリスタ素子Z1 ,Z2 ,Z3 を構成するよ うに組合せたバリスタグリーンシートとバリスタ素子Z2 とZ3 間に中間用バリ スタグリーンシート17及び上下にバリスタグリーンシート18,19を配置し てこれらを上下に重ね合わせ、これを圧着焼成して図2と図3に示すようにチッ プ状の積層体20を形成する。As shown in FIG. 1, a varistor green sheet combined so as to form each of the varistor elements Z 1 , Z 2 and Z 3 described above and an intermediate varistor green sheet between the varistor elements Z 2 and Z 3. 17 and the varistor green sheets 18 and 19 are arranged on the upper and lower sides, these are piled up and down, and this is pressure-bonded and fired to form a chip-shaped laminated body 20 as shown in FIGS.
【0013】 次に、積層体20の両端部及び中間部の外面にメッキまたは厚膜塗装によって 外部電極21,22,23を図4のように形成する。Next, external electrodes 21, 22, and 23 are formed on the outer surfaces of both end portions and the intermediate portion of the laminate 20 by plating or thick film coating as shown in FIG.
【0014】 両端の外部電極21,22は、内部電極13及び15と導通し、中間の外部電 極23は内部電極11と導通することになり、これによって図5で示す等価回路 のように、二個のライン−アースバリスタ素子Z1 ,Z2 とライン−ラインバリ スタ素子Z3 を備えたチップ状のサージアブソーバ24が得られることになる。The external electrodes 21 and 22 at both ends are electrically connected to the internal electrodes 13 and 15, and the intermediate external electrode 23 is electrically connected to the internal electrode 11, whereby an equivalent circuit shown in FIG. A chip-shaped surge absorber 24 including the two line-earth varistor elements Z 1 and Z 2 and the line-line varistor element Z 3 can be obtained.
【0015】 上記サージアブソーバ24は図6に例示するように、プリント基板に設けたラ インA−A′とラインB−B′上に外部電極21,22が重なり、中間外部電極 23がアースGに重なるように載置し、各外部電極21,22,23をラインお よびアースGに半田付け等の手段で接続して実装すれば、ライン−ライン間およ びライン−アース間の両方のサージ対策が可能になる。In the surge absorber 24, as illustrated in FIG. 6, the external electrodes 21 and 22 are overlapped with the line AA ′ provided on the printed circuit board and the line BB ′, and the intermediate external electrode 23 is grounded. If they are mounted so as to overlap with each other, and the external electrodes 21, 22, and 23 are connected to the line and the ground G by soldering or other means, and mounted, then both the line-to-line and line-to-ground are mounted. Enables surge countermeasures.
【0016】 なお、サージアブソーバ24は、積層構造を用いたため、三素子のサージアブ ソーバの素子特性、即ち、バリスタ電圧、サージ耐量等は内部電極のパターン面 積、積層数およびシート厚みのコントロールにより独立して調整することができ る。Since the surge absorber 24 has a laminated structure, the element characteristics of the three-element surge absorber, that is, the varistor voltage, surge withstand capability, etc., are independent by controlling the pattern area of the internal electrodes, the number of laminated layers, and the sheet thickness. Can be adjusted.
【0017】 また、図示省略したが、第1のライン−アースバリスタ素子Z1 と第2のライ ン−アースバリスタ素子Z2 を積層して圧着焼成し、この積層体の外面で両端部 および中間部に外部電極を設ければ、ライン−アース用の二素子のサージアブソ ーバを構成することができる。Although not shown in the drawing, the first line-earth varistor element Z 1 and the second line-earth varistor element Z 2 are laminated and pressure-bonded and fired. If an external electrode is provided on the portion, a two-element surge absorber for line-ground can be constructed.
【0018】[0018]
以上のように、この考案によると一つのチップ状積層体内に複数のサージアブ ソーバ素子を構成することができ、プリント基板に対する実装時の省スペース化 と取付けコストの低減を図ることができる。 As described above, according to the present invention, a plurality of surge absorber elements can be formed in one chip-shaped laminated body, and it is possible to save space when mounting on a printed circuit board and reduce mounting cost.
【0019】 また、積層構造を用いたため、各サージアブソーバ素子の特性を、内部電極の パターン面積、積層数およびシート厚みによって個々にコントロールすることが でき、しかも一つのチップ状積層体に複数のサージアブソーバ素子を形成したの で、各素子間の特性バラツキを小さく設計できる。Further, since the laminated structure is used, the characteristics of each surge absorber element can be individually controlled by the pattern area of the internal electrodes, the number of laminated layers, and the sheet thickness, and more than one surge is formed in one chip-shaped laminated body. Since the absorber element is formed, it is possible to reduce the characteristic variation among the elements.
【図1】この考案に係るサージアブソーバの分解斜視図
である。FIG. 1 is an exploded perspective view of a surge absorber according to the present invention.
【図2】この考案に係るサージアブソーバを積層焼成し
た積層体の斜視図である。FIG. 2 is a perspective view of a laminated body in which the surge absorber according to the present invention is laminated and fired.
【図3】この考案に係るサージアブソーバを積層焼成し
た積層体の縦断面図である。FIG. 3 is a vertical cross-sectional view of a laminated body obtained by laminating and firing a surge absorber according to the present invention.
【図4】この考案に係るサージアブソーバを積層焼成し
た積層体に外部電極を設けたサージアブソーバの斜視図
である。FIG. 4 is a perspective view of a surge absorber in which external electrodes are provided on a laminated body obtained by laminating and firing a surge absorber according to the present invention.
【図5】サージアブソーバの等価回路図である。FIG. 5 is an equivalent circuit diagram of a surge absorber.
【図6】サージアブソーバの実装状態を示す平面図であ
る。FIG. 6 is a plan view showing a mounted state of the surge absorber.
【図7】従来のサージ対策を示す回路図である。FIG. 7 is a circuit diagram showing a conventional surge countermeasure.
【図8】セラミックサージアブソーバの実装状態を示す
回路図である。FIG. 8 is a circuit diagram showing a mounted state of a ceramic surge absorber.
【図9】チップサージアブソーバの実装状態を示す回路
図である。FIG. 9 is a circuit diagram showing a mounted state of a chip surge absorber.
11,13,15 内部電極 12,14,16,17,18,19 バリスタグリー
ンシート 20 積層体 21,22,23 外部電極 24 サージアブソー
バ11, 13, 15 Internal electrode 12, 14, 16, 17, 18, 19 Varistor green sheet 20 Laminated body 21, 22, 23 External electrode 24 Surge absorber
Claims (1)
タグリーンシートと、一方の端部に達する内部電極を設
けたバリスタグリーンシートを用い、これらシートの数
と組合せを選択して積層し、これを圧着焼成して積層体
を形成し、この積層体の外面で両端部と中間部に、対応
する内部電極と接続した外部電極を設けたサージアブソ
ーバ。[Claims for utility model registration] [Claim 1] A varistor green sheet having internal electrodes reaching both side edges and a varistor green sheet having internal electrodes reaching one end are used, and the number and combination of these sheets are used. A surge absorber in which external electrodes connected to corresponding internal electrodes are provided at both ends and an intermediate portion on the outer surface of the laminated body.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1991062690U JP2550846Y2 (en) | 1991-07-12 | 1991-07-12 | surge absorber |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1991062690U JP2550846Y2 (en) | 1991-07-12 | 1991-07-12 | surge absorber |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH058905U true JPH058905U (en) | 1993-02-05 |
JP2550846Y2 JP2550846Y2 (en) | 1997-10-15 |
Family
ID=13207538
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1991062690U Expired - Lifetime JP2550846Y2 (en) | 1991-07-12 | 1991-07-12 | surge absorber |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2550846Y2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021197417A (en) * | 2020-06-11 | 2021-12-27 | Tdk株式会社 | Mounting structure of semiconductor ceramic electronic component |
WO2023120477A1 (en) * | 2021-12-21 | 2023-06-29 | パナソニックIpマネジメント株式会社 | Varistor component and differential communication device |
Citations (3)
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JPS6355903A (en) * | 1986-08-26 | 1988-03-10 | 株式会社村田製作所 | Three-terminal type laminated varistor |
JPS6466908A (en) * | 1987-09-07 | 1989-03-13 | Murata Manufacturing Co | Voltage-dependent nonlinear resistor |
JPH04125902A (en) * | 1990-09-17 | 1992-04-27 | Nec Corp | Three-terminal multilayered chip varistor |
-
1991
- 1991-07-12 JP JP1991062690U patent/JP2550846Y2/en not_active Expired - Lifetime
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WO2023120477A1 (en) * | 2021-12-21 | 2023-06-29 | パナソニックIpマネジメント株式会社 | Varistor component and differential communication device |
Also Published As
Publication number | Publication date |
---|---|
JP2550846Y2 (en) | 1997-10-15 |
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