JP2550846Y2 - surge absorber - Google Patents
surge absorberInfo
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Description
【０００１】[0001]
【産業上の利用分野】この考案は、ラインに侵入する電
圧サージを吸収除去するサージアブソーバ、更に詳しく
は、ＡＣラインのような二本の線路のライン−ライン間
およびライン−アース間のサージ対策を一つのチップ部
品で行なうことができるサージアブソーバに関するもの
である。BACKGROUND OF THE INVENTION The present invention relates to a surge absorber for absorbing and removing a voltage surge that enters a line, and more specifically, a measure against surges between two lines such as an AC line between a line and a line and the ground. In a single chip component.
【０００２】[0002]
【従来の技術】図７に示すようなＡＣラインにおける二
本のラインＡ−Ａ′およびＢ−Ｂ′に対する外来電圧サ
ージ対策として、従来は図８に示すようなセラミックサ
ージアブソーバ１およびそのチップタイプである図９の
ようなチップサージアブソーバ２を用い、プリント基板
上において、例えば図８のように、ラインＡ−Ａ′とア
ースＧ間、ラインＢ−Ｂ′とアースＧ間及びラインＡ−
Ａ′とＢ−Ｂ′間の各々にセラミックサージアブソーバ
１を実装するか、図９のようにラインＡ−Ａ′とアース
Ｇ間、ラインＢ−Ｂ′とアースＧ間およびラインＡ−
Ａ′とＢ−Ｂ′間にチップアブソーバ２を実装してい
た。2. Description of the Related Art As a countermeasure against an external voltage surge on two lines AA 'and BB' in an AC line as shown in FIG. 7, a ceramic surge absorber 1 and its chip type as shown in FIG. On a printed circuit board, for example, as shown in FIG. 8, between the line AA 'and the ground G, between the line BB' and the ground G, and between the line A-
A ceramic surge absorber 1 is mounted between each of A 'and BB', or as shown in FIG. 9, between line AA 'and ground G, between line BB' and ground G, and between line A-B.
The chip absorber 2 was mounted between A 'and BB'.
【０００３】[0003]
【考案が解決しようとする課題】ところで、上記した従
来の電圧サージ対策は、何れの場合も三個のサージアブ
ソーバが必要になるため、取付けに手間と時間がかか
り、作業コストが高くつくと共に、スペース的にも広い
面積が必要になるという問題がある。In the above-mentioned conventional countermeasures against voltage surge, however, three surge absorbers are required in any case, so that it takes time and effort to mount, and the work cost is high. There is a problem that a large area is required in terms of space.
【０００４】そこでこの考案は、一つのバリスタチップ
で複数のバリスタ素子を構成することができ、取付けが
簡単で作業がコスト的に安く、スペース的にも有利なサ
ージアブソーバを提供することを目的とする。Accordingly, the present invention has an object to provide a surge absorber in which a plurality of varistor elements can be constituted by one varistor chip, which can be easily mounted, work is inexpensive, and space is advantageous. I do.
【０００５】[0005]
【課題を解決するための手段】上記のような課題を解決
するため、この考案は、両側縁に達する内部電極を設け
たバリスタシートと、一方の端部に達する内部電極を設
けたバリスタシートと、他方の端部に達する内部電極を
設けたバリスタシートとを用い、端部に達する電極を設
けた夫々のバリスタシートの上下が両側縁に達する内部
電極を設けたバリスタシートとなるよう積層した積層体
と、さらに、一方の端部に達する内部電極を設けたバリ
スタシートと、他方の端部に達する内部電極を設けたバ
リスタシートとを積層した積層体とを、電極が形成され
ていないバリスタシートを介在させて重ね合わせ、一方
の端部に達する内部電極と電気的に接続する外部電極を
積層体の一方端部に設け、他方の端部に達する内部電極
と電気的に接続する外部電極を積層体の他方端部に設
け、両側縁に達する内部電極と電気的に接続する外部電
極を積層体の中間部に設け、一方端部の外部電極と中間
の外部電極との間に第１のライン−アース間に接続され
る第１のバリスタを形成し、他方端部の外部電極と中間
の外部電極との間に第２のライン−アース間に接続され
る第２のバリスタを形成し、両端の外部電極間に第１の
ライン−第２のライン間に接続される第３のバリスタを
形成した構成を採用したものである。SUMMARY OF THE INVENTION In order to solve the above problems, the present invention provides a varistor sheet provided with internal electrodes reaching both side edges and a varistor sheet provided with internal electrodes reaching one end. And a varistor sheet provided with an internal electrode reaching the other end, and laminated so that the varistor sheet provided with the internal electrodes reaching the both sides is provided above and below each of the varistor sheets provided with the electrodes reaching the end. A varistor sheet having no electrodes formed thereon, which is a laminate of a body, a varistor sheet provided with an internal electrode reaching one end, and a varistor sheet provided with an internal electrode reaching the other end. the overlay is interposed, whereas
External electrode that is electrically connected to the internal electrode reaching the end of the
An internal electrode provided at one end of the laminate and reaching the other end
An external electrode that is electrically connected to the
External electrodes that are electrically connected to the internal electrodes
A pole is provided at an intermediate portion of the laminate, a first varistor connected between the first line and the ground is formed between the external electrode at one end and the external electrode at the middle, and an external electrode at the other end is formed. And intermediate
Is connected between the second line and the ground with the external electrode of
A second varistor is formed that, first <br/> line between the external electrodes at both ends - is obtained by adopting the configuration of forming the third varistor connected between the second line.
【０００６】[0006]
【作用】両側縁に達する内部電極を設けたバリスタシー
トと、一方の端部に達する内部電極を設けたバリスタシ
ートと、他方の端部に達する内部電極を設けたバリスタ
シートとを用いて、夫々端部に達する内部電極を両端部
に達する内部電極で挟むように積層した積層体で、第１
のライン−アース間と第２のライン−アース間に２個の
同じようなバリスタ特性を持つ第１及び第２のバリスタ
を構成し、さらに、一方の端部に達する内部電極を設け
たバリスタシートと、他方の端部に達する内部電極を設
けたバリスタシートとを積層した積層体によって、第１
のライン−第２のライン間に第３のバリスタを構成した
ので、これら２種類のバリスタを別個に調整することが
可能となると共に、一つのチップ積層体内に複数のバリ
スタ素子を構成することができ、プリント基板に対する
実装時の取付け作業が簡単に行なえると共に、省スペー
ス化を図ることができる。A varistor sheet provided with internal electrodes reaching both side edges, a varistor sheet provided with internal electrodes reaching one end, and a varistor sheet provided with internal electrodes reaching the other end, respectively. a stack formed by stacking the internal electrode reaches the end so as to sandwich inside electrode to reach the opposite end portions, the first
Two first and second varistors having similar varistor characteristics between the line-ground and the second line-ground , and further having an internal electrode reaching one end. The varistor sheet provided and the varistor sheet provided with the internal electrode reaching the other end are stacked to form a first body .
The third varistor is configured between the line and the second line , so that these two types of varistors can be adjusted separately, and a plurality of varistor elements can be configured in one chip stack. This makes it possible to easily perform the mounting work when mounting on a printed circuit board, and to save space.
【０００７】[0007]
【実施例】以下、この考案の実施例を添付図面の図１乃
至図６に基づいて説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS.
【０００８】図１のように、チップ状のサージアブソー
バを構成するため、両側縁に達する内部電極１１を設け
たバリスタグリーンシート１２と、一方の端部に達する
内部電極１３を設けたバリスタグリーンシート１４と、
他方の端部に達する内部電極１５を設けたバリスタグリ
ーンシート１６と、内部電極の形成がない中間用及び上
下端用のバリスタグリーンシート１７，１８，１９とが
用意され、これら各シートの数と組合せが選択される。As shown in FIG. 1, in order to form a chip-shaped surge absorber, a varistor green sheet 12 provided with internal electrodes 11 reaching both side edges and a varistor green sheet provided with internal electrodes 13 reaching one end. 14 and
A varistor green sheet 16 provided with an internal electrode 15 reaching the other end and intermediate and upper and lower end varistor green sheets 17, 18 and 19 having no internal electrode are prepared. A combination is selected.
【０００９】図示実施例は、二個のライン−アースバリ
スタ素子と一個のライン−ラインバリスタ素子の三素子
のサージアブソーバを構成する場合を示し、両側縁に達
する内部電極１１を設けたバリスタグリーンシート１２
と一方の端部に達する内部電極１３を設けたバリスタグ
リーンシート１４の組合せによって第１のライン−アー
スバリスタ素子Ｚ1 を形成する。The illustrated embodiment shows a case in which a three-element surge absorber of two line-earth varistor elements and one line-line varistor element is formed, and a varistor green sheet provided with internal electrodes 11 reaching both side edges. 12
And a varistor green sheet 14 provided with an internal electrode 13 reaching one end to form a first line-earth varistor element Z1.
【００１０】また、二枚のバリスタグリーンシート１
２，１２とその間にバリスタグリーンシート１６を配置
した組合せによって第２のライン−アースバリスタ素子
Ｚ2 を形成し、更に二枚のバリスタグリーンシート１４
と１６を組合せてライン−ラインバリスタ素子Ｚ3 を形
成する。Also, two varistor green sheets 1
2,12 and second lines by the combination of arranging the varistor green sheet 16 therebetween - forming a ground varistor element Z 2, further two varistor green sheets 14
Line by combining the 16 - to form a line varistor element Z 3.
【００１１】なお、各バリスタグリーンシートは例えば
ZnO 系バリスタ材料を用い、各内部電極１１，１３，１
５等はAgやPd等が使用される。またいうまでもないが、
各バリスタ素子を接続する位置は、上述のものに限らず
任意であることを付言しておく。Each varistor green sheet is, for example,
Each internal electrode 11, 13, 1 is made of ZnO-based varistor material.
Ag and Pd are used for 5 and the like. Needless to say,
It is to be added that the positions at which the varistor elements are connected are not limited to those described above, but are arbitrary.
【００１２】図１に示したように、上記した各バリスタ
素子Ｚ1 ，Ｚ2 ，Ｚ3 を構成するように組合せたバリス
タグリーンシートとバリスタ素子Ｚ2 とＺ3 間に中間用
バリスタグリーンシート１７及び上下にバリスタグリー
ンシート１８，１９を配置してこれらを上下に重ね合わ
せ、これを圧着焼成して図２と図３に示すようにチップ
状の積層体２０を形成する。As shown in FIG. 1, a varistor green sheet combined to constitute the varistor elements Z 1 , Z 2 , and Z 3 described above, and an intermediate varistor green sheet 17 between the varistor elements Z 2 and Z 3. Then, the varistor green sheets 18 and 19 are arranged on the upper and lower sides, and they are overlapped on the upper and lower sides, and they are pressed and baked to form a chip-shaped laminated body 20 as shown in FIGS.
【００１３】次に、積層体２０の両端部及び中間部の外
面にメッキまたは厚膜塗装によって外部電極２１，２
２，２３を図４のように形成する。Next, the external electrodes 21 and 22 are plated or thick-film coated on the outer surfaces of both ends and an intermediate portion of the laminate 20.
2, 23 are formed as shown in FIG.
【００１４】両端の外部電極２１，２２は、内部電極１
３及び１５と導通し、中間の外部電極２３は内部電極１
１と導通することになり、これによって図５で示す等価
回路のように、二個のライン−アースバリスタ素子Ｚ
1 ，Ｚ2 とライン−ラインバリスタ素子Ｚ3 を備えたチ
ップ状のサージアブソーバ２４が得られることになる。The external electrodes 21 and 22 at both ends are connected to the internal electrode 1.
3 and 15, and the intermediate external electrode 23 is the internal electrode 1
1 so that two line-to-earth varistor elements Z, as shown in the equivalent circuit of FIG.
1, Z 2 and line - so that the line varistor chip-shaped surge absorber 24 provided with a Z 3 is obtained.
【００１５】上記サージアブソーバ２４は図６に例示す
るように、プリント基板に設けたラインＡ−Ａ′とライ
ンＢ−Ｂ′上に外部電極２１，２２が重なり、中間外部
電極２３がアースＧに重なるように載置し、各外部電極
２１，２２，２３をラインおよびアースＧに半田付け等
の手段で接続して実装すれば、ライン−ライン間および
ライン−アース間の両方のサージ対策が可能になる。As shown in FIG. 6, in the surge absorber 24, external electrodes 21 and 22 overlap on a line AA 'and a line BB' provided on a printed circuit board, and the intermediate external electrode 23 is connected to the ground G. If the external electrodes 21, 22, 23 are mounted on top of each other and connected to the line and the ground G by means such as soldering, it is possible to prevent both line-to-line and line-to-ground surges. become.
【００１６】なお、サージアブソーバ２４は、積層構造
を用いたため、三素子のサージアブソーバの素子特性、
即ち、バリスタ電圧、サージ耐量等は内部電極のパター
ン面積、積層数およびシート厚みのコントロールにより
独立して調整することができる。Since the surge absorber 24 has a laminated structure, the element characteristics of the three-element surge absorber,
That is, the varistor voltage, surge withstand voltage, and the like can be independently adjusted by controlling the pattern area of the internal electrodes, the number of layers, and the sheet thickness.
【００１７】また、図示省略したが、第１のライン−ア
ースバリスタ素子Ｚ1 と第２のライン−アースバリスタ
素子Ｚ2 を積層して圧着焼成し、この積層体の外面で両
端部および中間部に外部電極を設ければ、ライン−アー
ス用の二素子のサージアブソーバを構成することができ
る。Further, although not shown, the first line - earth varistor element Z 1 and the second line - Crimp firing the stacked grounded varistor element Z 2, both end portions and the intermediate portion at the outer surface of the laminate If an external electrode is provided in the device, a two-element surge absorber for line and ground can be formed.
【００１８】[0018]
【効果】以上のように、この考案によると一つのチップ
状積層体内に複数のサージアブソーバ素子を構成するこ
とができ、プリント基板に対する実装時の省スペース化
と取付けコストの低減を図ることができる。As described above, according to the present invention, a plurality of surge absorbers can be formed in a single chip-shaped laminate, so that it is possible to save space when mounting on a printed circuit board and to reduce mounting costs. .
【００１９】また、積層構造を用いたため、各サージア
ブソーバ素子の特性を、内部電極のパターン面積、積層
数およびシート厚みによって個々にコントロールするこ
とができ、しかも一つのチップ状積層体に複数のサージ
アブソーバ素子を形成したので、各素子間の特性バラツ
キを小さく設計できる。Further, since the laminated structure is used, the characteristics of each surge absorber element can be individually controlled by the pattern area of the internal electrodes, the number of laminated layers and the sheet thickness. Since the absorber element is formed, it is possible to design the characteristic variation between the elements to be small.
【図１】この考案に係るサージアブソーバの分解斜視図
である。FIG. 1 is an exploded perspective view of a surge absorber according to the present invention.
【図２】この考案に係るサージアブソーバを積層焼成し
た積層体の斜視図である。FIG. 2 is a perspective view of a laminate obtained by laminating and firing the surge absorber according to the present invention.
【図３】この考案に係るサージアブソーバを積層焼成し
た積層体の縦断面図である。FIG. 3 is a longitudinal sectional view of a laminated body obtained by laminating and firing the surge absorber according to the present invention.
【図４】この考案に係るサージアブソーバを積層焼成し
た積層体に外部電極を設けたサージアブソーバの斜視図
である。FIG. 4 is a perspective view of a surge absorber in which external electrodes are provided on a laminate obtained by laminating and firing the surge absorber according to the present invention.
【図５】サージアブソーバの等価回路図である。FIG. 5 is an equivalent circuit diagram of a surge absorber.
【図６】サージアブソーバの実装状態を示す平面図であ
る。FIG. 6 is a plan view showing a mounted state of the surge absorber.
【図７】従来のサージ対策を示す回路図である。FIG. 7 is a circuit diagram illustrating a conventional surge countermeasure.
【図８】セラミックサージアブソーバの実装状態を示す
回路図である。FIG. 8 is a circuit diagram showing a mounted state of a ceramic surge absorber.
【図９】チップサージアブソーバの実装状態を示す回路
図である。FIG. 9 is a circuit diagram showing a mounted state of a chip surge absorber.
１１，１３，１５ 内部電極 １２，１４，１６，１７，１８，１９ バリスタグリー
ンシート ２０ 積層体 ２１，２２，２３ 外部電極 ２４ サージアブソー
バ11, 13, 15 Internal electrode 12, 14, 16, 17, 18, 19 Varistor green sheet 20 Stack 21, 22, 23 External electrode 24 Surge absorber
Claims (1)
タシートと、一方の端部に達する内部電極を設けたバリ
スタシートと、他方の端部に達する内部電極を設けたバ
リスタシートとを用い、端部に達する電極を設けた夫々
のバリスタシートの上下が両側縁に達する内部電極を設
けたバリスタシートとなるよう積層した積層体と、さら
に、一方の端部に達する内部電極を設けたバリスタシー
トと、他方の端部に達する内部電極を設けたバリスタシ
ートとを積層した積層体とを、電極が形成されていない
バリスタシートを介在させて重ね合わせ、一方の端部に
達する内部電極と電気的に接続する外部電極を積層体の
一方端部に設け、他方の端部に達する内部電極と電気的
に接続する外部電極を積層体の他方端部に設け、両側縁
に達する内部電極と電気的に接続する外部電極を積層体
の中間部に設け、一方端部の外部電極と中間の外部電極
との間に第１のライン−アース間に接続される第１のバ
リスタを形成し、他方端部の外部電極と中間の外部電極
との間に第２のライン−アース間に接続される第２のバ
リスタを形成し、両端の外部電極間に第１のライン−第
２のライン間に接続される第３のバリスタを形成したサ
ージアブソーバ。1. A varistor sheet provided with internal electrodes reaching both side edges, a varistor sheet provided with internal electrodes reaching one end, and a varistor sheet provided with internal electrodes reaching the other end, A varistor sheet in which the varistor sheets provided with the electrodes reaching the ends are laminated so that the top and bottom of each varistor sheet are provided with the internal electrodes reaching the both side edges, and further, the varistor sheet provided with the internal electrodes reaching one end And a laminate obtained by laminating a varistor sheet provided with an internal electrode reaching the other end with a varistor sheet having no electrode formed therebetween, and
External electrodes that are electrically connected to the internal electrodes
Provided at one end and connected to the internal electrode reaching the other end
External electrodes connected to the other end of the laminate,
External electrodes that are electrically connected to internal electrodes that reach
And a first varistor connected between the first line and the ground is formed between the external electrode at one end and the intermediate external electrode, and an external Electrode and intermediate external electrode
Between the second line and the ground.
A lister is formed, and a first line is connected between external electrodes at both ends .
A surge absorber having a third varistor connected between the two lines.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991062690U JP2550846Y2 (en) | 1991-07-12 | 1991-07-12 | surge absorber |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991062690U JP2550846Y2 (en) | 1991-07-12 | 1991-07-12 | surge absorber |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH058905U JPH058905U (en) | 1993-02-05 |
| JP2550846Y2 true JP2550846Y2 (en) | 1997-10-15 |
Family
ID=13207538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1991062690U Expired - Lifetime JP2550846Y2 (en) | 1991-07-12 | 1991-07-12 | surge absorber |
Country Status (1)
| Country | Link |
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| JP (1) | JP2550846Y2 (en) |
Families Citing this family (2)
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Family Cites Families (3)
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|---|---|---|---|---|
| JPS6355903A (en) * | 1986-08-26 | 1988-03-10 | 株式会社村田製作所 | Three-terminal type laminated varistor |
| JPS6466908A (en) * | 1987-09-07 | 1989-03-13 | Murata Manufacturing Co | Voltage-dependent nonlinear resistor |
| JPH04125902A (en) * | 1990-09-17 | 1992-04-27 | Nec Corp | Three-terminal multilayered chip varistor |
-
1991
- 1991-07-12 JP JP1991062690U patent/JP2550846Y2/en not_active Expired - Lifetime
Also Published As
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| JPH058905U (en) | 1993-02-05 |
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