JPH0588565B2 - - Google Patents
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- JPH0588565B2 JPH0588565B2 JP12019485A JP12019485A JPH0588565B2 JP H0588565 B2 JPH0588565 B2 JP H0588565B2 JP 12019485 A JP12019485 A JP 12019485A JP 12019485 A JP12019485 A JP 12019485A JP H0588565 B2 JPH0588565 B2 JP H0588565B2
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- register
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- 230000001186 cumulative effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
〔概要〕
係数がｎタツプ目を中心として対称となるよう
な線形位相を有する2nタツプのトランスバーサ
ルデイジタルフイルタにおいて、（ｎ−１）ワー
ドのレジスタとｎワードのレジスタとを設け、最
初のシフトによつて（ｎ−１）ワードレジスタの
入力にデータ入力を与えｎワードレジスタの入力
に（ｎ−１）ワードレジスタの出力データを与え
たのち、（ｎ−１）ワードレジスタの入力をその
出力に与えるとともに、ｎワードレジスタの出力
を１ワードレジスタを経てｎワードレジスタの入
力に与えるように接続して（ｎ−１）回のシフト
動作を行い、その都度、（ｎ−１）ワードレジス
タの出力とｎワードレジスタの出力とを加算し、
加算結果に所定の係数を乗算して累積加算してフ
イルタ出力を得るようにしたので、レジスタの入
出力切り替えを行うセレクタの構成が簡単になる
とともに配線数が減少して、LSI化に適した回路
構成が得られる。[Detailed Description of the Invention] [Summary] In a 2n-tap transversal digital filter having a linear phase in which the coefficients are symmetrical about the n-th tap, an (n-1) word register and an n-word register are used. is set, and the data input is given to the input of the (n-1) word register by the first shift, and the output data of the (n-1) word register is given to the input of the n-word register, and then the data input is given to the input of the (n-1) word register. The input of the register is applied to its output, and the output of the n-word register is connected to the input of the n-word register via the 1-word register, and (n-1) shift operations are performed, each time (n -1) Add the output of the word register and the output of the n word register,
Since the addition result is multiplied by a predetermined coefficient and cumulatively added to obtain the filter output, the configuration of the selector that switches input and output of the register is simplified and the number of wires is reduced, making it suitable for LSI implementation. The circuit configuration is obtained.
本発明はデイジタルフイルタ回路に係り、特に
小型にしてLSI化に適した線形位相トランスバー
サルデイジタルフイルタ回路に関するものであ
る。
The present invention relates to a digital filter circuit, and particularly to a linear phase transversal digital filter circuit that is small in size and suitable for LSI implementation.
第４図は従来の2nタツプ線形位相トランスバ
ーサルフイルタ回路の構成例を示したものであ
り、１１はデータ入力端子、１２は係数入力端
子、１３はデータ出力端子であり、１９は１ワー
ドのレジスタ、１４，１４Ａはレジスタ１９をｎ
個直列に接続しこの各々の接続点から出力を出し
たものであり、１５，１５Ａはｎ個の入力データ
から１個の出力データを選択するセレクタ、１
６，１６Ａは２つの入力データを加算して出力す
る加算器、１７は２つの入力データを乗算してそ
の積を出力する乗算器、１８はレジスタであり加
算器１６Ａとともに用い累積加算器を形成してい
る。
Figure 4 shows a configuration example of a conventional 2n tap linear phase transversal filter circuit, in which 11 is a data input terminal, 12 is a coefficient input terminal, 13 is a data output terminal, and 19 is a 1-word register. , 14, 14A set register 19 to n
15 and 15A are selectors that select one output data from n input data, and 1
6 and 16A are adders that add two input data and output the result, 17 is a multiplier that multiplies two input data and outputs the product, and 18 is a register which is used together with adder 16A to form an accumulator. are doing.
2nタツプ線形位相トランスバーサルフイルタ
は、このフイルタ係数をa1〜aoデータの遅延を
Z-nで表わすと、その出力Ｆは(1)式で表わされる。 A 2n tap linear phase transversal filter converts this filter coefficient into a 1 to a o data delay.
When expressed as Z -n , the output F is expressed by equation (1).
Ｆ＝a1Z0＋a2・Z-1＋……＋ao・Z-n+1＋ao・
Z-n
＋ao-1・Z-n-1＋……＋a0・Z-n-(n-1) (1)
この式をフイルタ係数についてまとめると(2)式
となる。 F=a 1 Z 0 +a 2・Z -1 +……+a o・Z -n+1 +a o・
Z -n +a o-1・Z -n-1 +...+a 0・Z -n-(n-1) (1) When this equation is summarized for the filter coefficient, it becomes equation (2).
Ｆ＝a1・（Z0＋Z-n-(n-1)）＋a2・（Z-1＋Z-n-(n-2)
）
＋……＋ao・（Z-n+1＋Z-n） (2)
そこで動作としては、第４図の上、下のセレク
タ１５で、Z0とZ-n-(n-1)等の(2)の（ ）の中の２
つの項を選択して加算したものに対応する係数a1
〜aoを乗算して、レジスタ１８に累積加算するも
のである。 F=a 1・(Z 0 +Z -n-(n-1) )+a 2・(Z -1 +Z -n-(n-2)
) +...+a o・(Z -n+1 +Z -n ) (2) Therefore, the operation is to select Z 0 , Z -n-(n-1) , etc. using the selectors 15 at the top and bottom of Figure 4. 2 in ( ) of (2)
Coefficient a corresponding to the sum of selected terms 1
The result is multiplied by ~a o and cumulatively added to the register 18.
第４図に示されたごとき従来のデイジタルフイ
ルタ回路は、ｎ個の入力データから１個の出力デ
ータを選択するセレクタを必要とするため、セレ
クタ回路の構成が大きくなる。また、ｎ個の１ワ
ードレジスタを直列に接続したレジスタ群におけ
る各レジスタの接続点から出力をとり出さなけれ
ばならないため配線数が多くなるとともに配線が
煩雑になる。これらのことから、従来のデイジタ
ルフイルタ回路は、LSI化に適していないという
問題があつた。
The conventional digital filter circuit shown in FIG. 4 requires a selector for selecting one output data from n pieces of input data, so the configuration of the selector circuit becomes large. Furthermore, since the output must be taken out from the connection point of each register in a register group in which n one-word registers are connected in series, the number of wiring increases and the wiring becomes complicated. For these reasons, conventional digital filter circuits have had the problem of not being suitable for LSI implementation.
第１図は本発明の原理的構成を示したものであ
る。
FIG. 1 shows the basic configuration of the present invention.
１０１は第１レジスタ群であつて、１ワードの
レジスタ（ｎ−１）個を直列に接続したものから
なつている。 Reference numeral 101 denotes a first register group, which is made up of (n-1) 1-word registers connected in series.
１０２は第２のレジスタであつて１ワードのレ
ジスタｎ個を直列に接続したものからなつてい
る。 Reference numeral 102 denotes a second register, which is made up of n 1-word registers connected in series.
１０３は１ワードレジスタであつて、入力を第
２のレジスタ群の出力に接続されている。 Reference numeral 103 is a one-word register whose input is connected to the output of the second register group.
１０４は第１のセレクタであつて、一方の入力
端子をデータ入力に接続され、他方の入力端子を
第１のレジスタ群の出力に接続され、出力端子を
第１のレジスタ群の入力に接続されている。 104 is a first selector having one input terminal connected to the data input, the other input terminal connected to the output of the first register group, and the output terminal connected to the input of the first register group. ing.
１０５は第２のセレクタであつて、一方の入力
端子を第１のレジスタ群の出力に接続され、他方
の入力端子を１ワードレジスタの出力に接続さ
れ、出力端子を第２のレジスタ群の入力に接続さ
れている。 105 is a second selector, one input terminal is connected to the output of the first register group, the other input terminal is connected to the output of the 1-word register, and the output terminal is connected to the input of the second register group. It is connected to the.
１０６は加算器であつて、第１のレジスタ群の
出力と第２のレジスタ群の出力とを加算する。 106 is an adder that adds the output of the first register group and the output of the second register group.
１０７は乗算器であつて、加算器の加算出力と
外部から与えられる所定の係数とを乗算する。 A multiplier 107 multiplies the addition output of the adder by a predetermined coefficient given from the outside.
１０８は累積加算回路であつて乗算器の出力を
累積加算する。 108 is a cumulative addition circuit that cumulatively adds the outputs of the multipliers.
初回のシフト動作時第１のセレクタをデータ入
力側に第２のセレクタを第１のレジスタ群の出力
に接続するとともに、第２回以後のシフト動作時
は第１のセレクタを第１のレジスタ群の出力側に
第２のセレクタを１ワードのレジスタを経て第２
のレジスタ群の出力側に接続して、各レジスタに
ｎ回のシフト動作を行わせ、各シフト動作ごとに
両レジスタ出力の加算値に所定の係数を乗算して
得られた結果を逐次累積加算することによつてフ
イルタ出力を得る。
During the first shift operation, the first selector is connected to the data input side and the second selector is connected to the output of the first register group, and during the second and subsequent shift operations, the first selector is connected to the first register group. A second selector is connected to the output side of the second selector through a one-word register.
is connected to the output side of a group of registers, each register performs n shift operations, and for each shift operation, the sum of the outputs of both registers is multiplied by a predetermined coefficient, and the obtained results are sequentially cumulatively added. Obtain the filter output by
第２図は本発明の一実施例であつて、１１はデ
ータ入力、１２はフイルタ係数入力、１３はデー
タ出力、１６，１６Ａは加算器、１７は乗算器、
１８は累積加算用レジスタ、２５は１ワードレジ
スタ、２１はレジスタ１９をｎ個直列接続したも
の、２２はレジスタ１９を（ｎ−１）個直列接続
したもの、２３，２４は２つの入力データのどち
らかへデータを出力するセレクタ、２５は１ワー
ドレジスタである。これを以下に示すように接続
する。
FIG. 2 shows an embodiment of the present invention, in which 11 is a data input, 12 is a filter coefficient input, 13 is a data output, 16 and 16A are adders, 17 is a multiplier,
18 is a register for cumulative addition, 25 is a 1-word register, 21 is a register in which n registers 19 are connected in series, 22 is a register in which (n-1) registers 19 are connected in series, 23 and 24 are registers for two input data. A selector 25 that outputs data to either one is a one-word register. Connect this as shown below.
セレクタ２３の一方の入力をデータ入力へ、他
方の入力をレジスタ群２２の出力へ接続し、セレ
クタ２３の出力をレジスタ群２２の入力へ接続す
る。さらにレジスタ群２２の出力をセレクタ２４
の一方の入力へ、レジスタ群２１の出力を１ワー
ドレジスタ２５の入力へ接続し、１ワードレジス
タ２５の出力をセレクタ２４の他方の入力へ接続
し、セレクタ２４の出力をレジスタ群２１の入力
へ接続する。さらにレジスタ群２１，２２の出力
を加算器１６Ａの入力に接続し、加算器１６の出
力を乗算器１７の一方の入力へ、フイルタ係数入
力１２を乗算器１７の他方の入力へ接続し、加算
器１６Ａ、レジスタ１８から成る累積加算器へ接
続する。そして累積加算器の出力をデータ出力と
する。 One input of the selector 23 is connected to the data input, the other input is connected to the output of the register group 22, and the output of the selector 23 is connected to the input of the register group 22. Furthermore, the output of the register group 22 is sent to the selector 24.
connect the output of the register group 21 to the input of the 1-word register 25, connect the output of the 1-word register 25 to the other input of the selector 24, and connect the output of the selector 24 to the input of the register group 21. Connecting. Further, the outputs of the register groups 21 and 22 are connected to the input of the adder 16A, the output of the adder 16 is connected to one input of the multiplier 17, the filter coefficient input 12 is connected to the other input of the multiplier 17, and the 16A and an accumulative adder consisting of a register 18. The output of the cumulative adder is then used as data output.
第３図にｎ＝８のときを例にとつて動作を説明
する。このとき(1)式は(3)式となる。 The operation will be explained using FIG. 3 as an example when n=8. In this case, equation (1) becomes equation (3).
Ｆ＝a1（Z0＋Z-15）＋a2（Z-1＋Z-14）＋a8（Z-2＋
Z-18）
＋a4（Z-3＋Z-12）＋a5（Z-4＋Z-11）＋a6（Z-5＋
Z-10）
＋a7（Z-6＋Z-9）＋a8（Z-7＋Z-8） (3)
第３図中のレジスタ内および入力端子に書いて
ある数字はデータの遅延量であり、(1)式のＺの乗
数の負号を除いたもので、例えばZ-3の場合は３
と書いている。 F=a 1 (Z 0 +Z -15 ) + a 2 (Z -1 +Z -14 ) + a 8 (Z -2 +
Z -18 ) +a 4 (Z -3 +Z -12 ) +a 5 (Z -4 +Z -11 ) +a 6 (Z -5 +
Z -10 ) +a 7 (Z -6 +Z -9 )+a 8 (Z -7 +Z -8 ) (3) The numbers written in the register and on the input terminal in Figure 3 are the amount of data delay, The negative sign of the Z multiplier in equation (1) is removed. For example, in the case of Z -3 , it is 3
It is written.
第３図において(1)は動作の初期状態であり、セ
レクタ２３はデータ入力１１へ、セレクタ２４は
レジスタ群２２の出力へ接続されている。レジス
タ２５には今回動作では不必要なZ-16のデータが
入つている。このとき加算器入力は(3)式の右辺第
８項のZ-7とZ-8である。 In FIG. 3, (1) is the initial state of operation, in which the selector 23 is connected to the data input 11, and the selector 24 is connected to the output of the register group 22. Register 25 contains Z -16 data that is unnecessary for this operation. At this time, the adder inputs are Z -7 and Z -8 of the eighth term on the right side of equation (3).
(2)は(1)の状態を１タイミング強めたものであ
り、セレクタ２３はレジスタ群２２の出力と、セ
レクタ２４はレジスタ２５の出力と接続されてお
り、レジスタ群２２の入力に一番近いレジスタは
データ入力のZ0が、レジスタ群２１の入力に一番
近いレジスタには(1)のときのレジスタ群２２の出
力であつたZ-7が入つている。さらに(1)でレジス
タ２５に入つていたZ-16のデータはなくなり、
Z-8が入つている。加算器の入力は右辺第７項の
Z-6とZ-9である。これを順次くりかえしていく
と、加算器には順次第６項から第７項までのデー
タが順次入力されていく。 (2) is the state of (1) strengthened by one timing, and the selector 23 is connected to the output of the register group 22, and the selector 24 is connected to the output of the register 25, which is the closest to the input of the register group 22. The register contains the data input Z 0 , and the register closest to the input of the register group 21 contains Z -7 , which was the output of the register group 22 in (1). Furthermore, the data of Z -16 that was in register 25 in (1) is gone,
Contains Z -8 . The input of the adder is the 7th term on the right side.
They are Z -6 and Z -9 . When this is repeated one after another, the data from the 6th term to the 7th term is sequentially input to the adder.
(3)は(1)を８タイミング進めたものであり、加算
器入力には(3)式第７項のZ0とZ-15が入力される。 (3) is obtained by advancing (1) by 8 timings, and Z 0 and Z -15 in the seventh term of equation (3) are input to the adder input.
(4)は(3)の次のタイミングであり、(1)〜(3)が一連
の１動作であり、(4)は次の一連の動作の初期状態
である。(4)は(1)の状態から各レジスタの内容が１
つづつ更新されている。 (4) is the next timing after (3), (1) to (3) are a series of operations, and (4) is the initial state of the next series of operations. In (4), the contents of each register are 1 from the state of (1).
It is being updated one by one.
このことから上記の(1)〜(3)までの動作を順次く
りかえすことにより、正常なトランスバーサルフ
イルタの動作をしていることがわかる。 From this, it can be seen that by sequentially repeating the operations (1) to (3) above, the transversal filter operates normally.
本発明回路は従来回路の様に大きなセレクタは
必要ではなく最小の２データ入力７データ出力セ
レクタで良くまた、レジスタ群の各レジスタから
の出力線がないことから配線が非常に少なくかつ
簡単化されるという効果がある。このためこの回
路をLSI化するときはレジスタ群のリピータビリ
テイーが良く、高集積化可能となり、回路の大幅
な小形化が可能となる。 Unlike conventional circuits, the circuit of the present invention does not require a large selector, but only requires a minimum of 2 data inputs and 7 data outputs selectors, and since there is no output line from each register in the register group, wiring is extremely reduced and simplified. It has the effect of Therefore, when converting this circuit into an LSI, the repeatability of the register group is good, making it possible to achieve a high degree of integration and to significantly reduce the size of the circuit.
本発明回路は従来回路に比してセレクタが非常
に小さくでき、かつセレクタの制御回路も非常に
簡単な論理回路ですむ。例えば16ビツト100タツ
プトランスバーサルフイルタでMOSプロセスで
製造した場合、従来回路ではセレクタとセレクタ
制御回路を合せて1600ゲート程度の回路が必要な
のに対し、本発明では40ゲート程度でよく、ゲー
ト占有面積は乗算器、加算器等も含めた全体で15
〜20％程度の消減が可能である。
In the circuit of the present invention, the selector can be made much smaller than in the conventional circuit, and the control circuit for the selector can also be a very simple logic circuit. For example, when a 16-bit 100-tap transversal filter is manufactured using a MOS process, the conventional circuit requires about 1,600 gates including the selector and selector control circuit, but with the present invention, only about 40 gates are required, which reduces the gate occupation area. is 15 in total including multipliers, adders, etc.
It is possible to reduce the amount by ~20%.
また従来回路ではタツプ数が増加すると同程度
の割合でセレクタ及びセレクタ制御回路の回路規
模が大きくなるのに対し、本発明はタツプ数に関
係なく10ゲート程度であり、タツプ数の多いフイ
ルタに対してはその適用効果は大きい。 In addition, in conventional circuits, as the number of taps increases, the circuit scale of the selector and selector control circuit increases at the same rate, whereas the present invention has approximately 10 gates regardless of the number of taps, which makes it easier for filters with a large number of taps. The effect of its application is great.
また従来回路では14レジスタ群の各々レジスタ
から配線を外にとり出さなければならず、この配
線の面積が非常に大きくなつてしまう。上記の16
ビツト100タツプトランスバーサルフイルタでは、
この配線面積にレジスタゲート面積の１〜２倍程
度の面積が必要となる。本発明においてはこれら
の配線はまつたく不要であるため、従来回路での
配線面積をレジスタゲート面積の１倍と少なく見
積つても、本発明回路は従来回路に対し全体で40
％程度の面積削減が可能となり、ゲート面積と配
線面積の削減を合せると50〜60％程度の面積削減
が可能となる。 Furthermore, in the conventional circuit, wiring must be taken out from each register of the 14 register groups, and the area of this wiring becomes extremely large. 16 above
With a 100-bit transversal filter,
This wiring area requires an area approximately 1 to 2 times the area of the register gate. In the present invention, these wirings are completely unnecessary, so even if the wiring area in the conventional circuit is estimated to be 1 times the area of the register gate, the circuit of the present invention has a total area of 40% smaller than the conventional circuit.
This makes it possible to reduce the area by approximately 50% to 60% by combining the reduction in gate area and wiring area.
このためタツプ数の多いトランスバーサルフイ
ルタのLSI化に対しては、コスト低減、信頼度向
上の面で多大な利点を有する。 Therefore, when transversal filters with a large number of taps are integrated into LSI, there are great advantages in terms of cost reduction and reliability improvement.
第１図は本発明の原理的構成を示す図、第２図
は本発明の一実施例の構成を示す図、第３図はｎ
＝８の場合の本発明回路の動作を説明する図、第
４図は従来のデイジタルフイルタ回路の構成を示
す図である。
１１…データ入力、１２…フイルタ係数入力、
１３…データ出力、１６，１６Ａ…加算器、１７
…乗算器、１８…累積加算用レジスタ、１９…１
ワードレジスタ、２１…ｎワードレジスタ群、２
２…（ｎ−１）ワードレジスタ群、２３，２４…
２データ入力１データ出力セレクタ、２５…１ワ
ードレジスタ。
Fig. 1 is a diagram showing the basic configuration of the present invention, Fig. 2 is a diagram showing the configuration of an embodiment of the present invention, and Fig. 3 is a diagram showing the configuration of an embodiment of the present invention.
FIG. 4 is a diagram illustrating the operation of the circuit of the present invention in the case of =8, and FIG. 4 is a diagram showing the configuration of a conventional digital filter circuit. 11...Data input, 12...Filter coefficient input,
13...Data output, 16, 16A...Adder, 17
...Multiplier, 18...Register for cumulative addition, 19...1
Word register, 21...n word register group, 2
2...(n-1) word register group, 23, 24...
2 data input 1 data output selector, 25...1 word register.
Claims (1)
うな線形位相を有する2nタツプのトランスバー
サルフイルタにおいて、 １ワードのレジスタを（ｎ−１）個直列に接続
してなる第１のレジスタ群と、 １ワードのレジスタをｎ個直列に接続してなる
第２のレジスタ群と、 入力を該第２のレジスタ群の出力に接続された
１ワードレジスタと、 一方の入力端子をデータ入力に接続され、他方
の入力端子を第１のレジスタ群の出力に接続さ
れ、出力端子を第１のレジスタ群の入力に接続さ
れた第１のセレクタと、 一方の入力端子を第１のレジスタ群の出力に接
続され、他方の入力端子を１ワードレジスタの出
力に接続され、出力端子を第２のレジスタ群の入
力に接続された第２のセレクタと、 第１のレジスタ群の出力と第２のレジスタ群の
出力を加算する加算器と、 該加算器の加算出力とフイルタ係数とを乗算す
る乗算器と、 該乗算器の出力を累積加算する累積加算回路と
を具え、 初回のシフト動作時第１のセレクタをデータ入
力側に第２のセレクタを第１のレジスタ群の出力
に接続するとともに、第２回以後のシフト動作時
は第１のセレクタを第１のレジスタ群の出力側に
第２のセレクタを１ワードレジスタの出力側に接
続して各レジスタにｎ回のシフト動作を行わせ、
各シフト動作ごとに前記乗算器において所定の係
数を用いて乗算を行つた結果の出力を前記累積加
算回路において累積加算を行つて得られた結果を
フイルタ出力とすることを特徴とするデイジタル
フイルタ回路。[Claims] In a 2n-tap transversal filter having a linear phase such that the coefficients are symmetrical about the n-th tap, the filter is constructed by connecting (n-1) 1-word registers in series. 1 register group, a second register group consisting of n 1-word registers connected in series, a 1-word register whose input is connected to the output of the second register group, and one input terminal a first selector connected to the data input, the other input terminal connected to the output of the first register group, and the output terminal connected to the input of the first register group; a second selector connected to the output of the register group, whose other input terminal is connected to the output of the one-word register, and whose output terminal is connected to the input of the second register group; an adder that adds the outputs of the second register group; a multiplier that multiplies the addition output of the adder by a filter coefficient; and a cumulative addition circuit that cumulatively adds the outputs of the multiplier; During operation, the first selector is connected to the data input side and the second selector is connected to the output of the first register group, and during the second and subsequent shift operations, the first selector is connected to the output side of the first register group. Connect a second selector to the output side of the one-word register to make each register perform n shift operations,
A digital filter circuit characterized in that the output of the result of multiplication performed in the multiplier using a predetermined coefficient for each shift operation is cumulatively added in the cumulative addition circuit, and the obtained result is used as a filter output. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12019485A JPS61278205A (en) | 1985-06-03 | 1985-06-03 | Digital filter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12019485A JPS61278205A (en) | 1985-06-03 | 1985-06-03 | Digital filter circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61278205A JPS61278205A (en) | 1986-12-09 |
| JPH0588565B2 true JPH0588565B2 (en) | 1993-12-22 |
Family
ID=14780236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12019485A Granted JPS61278205A (en) | 1985-06-03 | 1985-06-03 | Digital filter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61278205A (en) |
-
1985
- 1985-06-03 JP JP12019485A patent/JPS61278205A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61278205A (en) | 1986-12-09 |
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