JPH0584095B2 - - Google Patents
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- JPH0584095B2 JPH0584095B2 JP57198461A JP19846182A JPH0584095B2 JP H0584095 B2 JPH0584095 B2 JP H0584095B2 JP 57198461 A JP57198461 A JP 57198461A JP 19846182 A JP19846182 A JP 19846182A JP H0584095 B2 JPH0584095 B2 JP H0584095B2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明はデータ伝送用受信端末での同期制御お
よび誤り制御を実施するうえで、特にフレーム同
期方式および固定長の信号データを有するデータ
伝送上での同期フレームの検出およびその誤りチ
エツク、また信号データの誤りチエツクを実施す
るうえでその機能およびコストが良好な同期・誤
り検出装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention is useful for implementing synchronization control and error control at a receiving terminal for data transmission, and particularly for detecting and detecting synchronization frames on data transmission using a frame synchronization method and fixed length signal data. The present invention relates to a synchronization/error detection device that has good functionality and cost when performing error checking and signal data error checking.
従来の同期制御および誤り制御はハードウエア
構成により同期フレームの検出を行ない、いつた
ん同期フレーム内の同期パターンが検出されると
後続する同期情報ビツトの誤りチエツクはソフト
ウエア的処理によるプロセツサが分坦するような
構成がとられていた。また同期確立後の信号デー
タの誤りチエツクも上記プロセツサにより行なわ
れており、これらは複雑な演算を要し処理スピー
ドおよびプロセツサの処理（演算）容量の点で欠
点があつた。 Conventional synchronization control and error control detect synchronization frames using a hardware configuration, and once a synchronization pattern within a synchronization frame is detected, error checking of subsequent synchronization information bits is performed by a processor using software processing. It was structured in such a way. Further, error checking of signal data after synchronization is established is also performed by the processor, which requires complicated calculations and has drawbacks in terms of processing speed and processing (calculation) capacity of the processor.
本発明はこれらの問題を改良するため、同期フ
レームの検出およびその誤りチエツク、また信号
データの誤りチエツクもすべてハードウエアで行
ないその結果をフラグの形で同期フレームおよび
信号データに付加しプロセツサに送出する。プロ
セツサではこれらのフラグを参照するだけで同期
状態および誤りの有無が判別できるため更に上位
の信号シーケンスレベルの検定が容易に行える。 In order to improve these problems, the present invention detects synchronization frames, checks errors in them, and checks errors in signal data all in hardware, adds the results in the form of flags to the synchronization frames and signal data, and sends them to the processor. do. Since the processor can determine the synchronization state and the presence or absence of errors simply by referring to these flags, it is easy to verify higher level signal sequence levels.
このように本発明は本来通信業務にとつて本質
的でない同期、誤り検出処理の高速化および経済
化を目的とするものである。 As described above, the present invention aims at speeding up and economicalizing synchronization and error detection processing, which are not essential to communication services.
つまり、本発明においては、同期検出回路はプ
ロセツサからの検出指令により同期パターンの検
出を行ない更に誤り検出回路により同期パターン
から後続する同期情報ビツトまでの誤りチエツク
を行なう、同期検出後の信号データは誤り検出回
路により常時チエツクされる。これらの検出およ
びチエツク結果は各々元のデータに付加しプロセ
ツサに通知される。したがつてプロセツサではこ
れらの付加ビツト情報より同期確立および誤りの
有無を判定する事ができるため信号データ間のシ
ーケンスチエツクおよびブロツクチエツク等の上
位レベルの検証処理に時間さくことができる。 In other words, in the present invention, the synchronization detection circuit detects a synchronization pattern based on a detection command from the processor, and the error detection circuit performs an error check from the synchronization pattern to the following synchronization information bits.The signal data after synchronization detection is It is constantly checked by the error detection circuit. These detection and check results are added to the original data and notified to the processor. Therefore, since the processor can determine synchronization establishment and the presence or absence of errors from these additional bit information, time can be spent on higher level verification processing such as sequence check and block check between signal data.
次に本発明の実施例について第１図と第２図を
参照して説明する。この同期・誤り検出装置は、
第１図に示すように外部より同期フレームおよび
信号データを入力するための入力端子７と、シリ
アル／パラレル（Ｓ／Ｐ）変換回路１、同期パタ
ーン検出回路２、誤り検出回路３、同期、誤り検
出およびデータ送出のためのタイミング発生回路
４、データ送出回路５、プロセツサ６内の信号シ
ーケンスおよび誤り回数検定部６−１、同期要求
部６−２、データ読取制御部６−３、同期フレー
ムおよび信号データビツトと同期した外部タイミ
ングの入力端子８を含む。 Next, an embodiment of the present invention will be described with reference to FIGS. 1 and 2. This synchronization/error detection device is
As shown in Fig. 1, there is an input terminal 7 for inputting a synchronization frame and signal data from the outside, a serial/parallel (S/P) conversion circuit 1, a synchronization pattern detection circuit 2, an error detection circuit 3, synchronization, and error detection circuits. A timing generation circuit 4 for detection and data transmission, a data transmission circuit 5, a signal sequence and error count verification section 6-1 in the processor 6, a synchronization request section 6-2, a data read control section 6-3, a synchronization frame and It includes an input terminal 8 for external timing synchronized with the signal data bits.
外部より転送されてくる同期フレームあるいは
信号データは、入力端子７が受け、またこれらと
ビツト同期したタイミング信号を、入力端子８に
より受ける。同期フレームあるいは信号データ
は、信号ビツト列として誤り検出回路３へ送られ
ると同時に、Ｓ／Ｐ変換回路１でＳ／Ｐ変換さ
れ、常時データ送出回路５および同期検出回路２
へ送出されている。 An input terminal 7 receives a synchronization frame or signal data transferred from the outside, and a timing signal bit-synchronized with these is received at an input terminal 8. The synchronization frame or signal data is sent as a signal bit string to the error detection circuit 3, and at the same time is S/P converted by the S/P conversion circuit 1, and then sent to the constant data transmission circuit 5 and the synchronization detection circuit 2.
is being sent to.
データ読取制御部６−３からタイミング発生回
路４へデータ要求を行なうことにより、データ送
出回路５まで来ている信号ビツト列は、固定長さ
に区切られ、信号シーケンスおよび誤り回数検定
部６−１へ送出される。この時固定長信号ビツト
にフレーム同期、誤り検出結果の各状態を示すビ
ツトを付加する。続いて同期要求部６−２よりフ
レーム同期要求が出ると、これを同期パターン検
出回路２で受け、信号ビツト列の中より定まつた
同期パターンをサーチする。パターン検出と共に
誤り検出回路３を起動して、該当するビツトフレ
ームに誤りがないか確認する。このビツトフレー
ム誤り確認とは、同期パターン検出直後に開始
し、その同期パターンを含な同期フレーム長ぶん
のビツト列について、定まつた誤り検出処理を施
すものである。誤り検出処理におけるビツト操作
その他に必要なタイミングは、入力端子８からの
信号を基に、タイミング発生回路４から供給す
る。 By making a data request from the data read control section 6-3 to the timing generation circuit 4, the signal bit string reaching the data sending circuit 5 is divided into fixed lengths, and the signal sequence and error count verification section 6-1 sent to. At this time, bits indicating the status of frame synchronization and error detection results are added to the fixed length signal bits. Subsequently, when a frame synchronization request is issued from the synchronization request section 6-2, the synchronization pattern detection circuit 2 receives this request and searches the signal bit string for a determined synchronization pattern. At the same time as pattern detection, the error detection circuit 3 is activated to check whether there is any error in the corresponding bit frame. This bit frame error confirmation starts immediately after a synchronization pattern is detected, and performs a determined error detection process on a bit string corresponding to the length of the synchronization frame including the synchronization pattern. The timing required for bit manipulation and other operations in the error detection process is supplied from the timing generation circuit 4 based on the signal from the input terminal 8.
ビツトフレームに誤りがないことが確認された
場合に、初めてフレーム同期取り完了となり、誤
り検出回路３からタイミング発生回路４に対し
て、同期フレーム以降の信号データを受信するた
め、ビツト区切カウンタを初期設定する様通知す
る。同時にデータ送出回路５内に準備されている
その時点での固定長ビツトフレーム、すなわち同
期フレームに付加して、同期完了および誤りなし
を示すビツトをセツトする。そしてこれをプロセ
ツサ６の信号シーケンスおよび誤り回数検定部６
−１へ送出する。 Frame synchronization is completed only when it is confirmed that there is no error in the bit frame, and the bit division counter is initialized from the error detection circuit 3 to the timing generation circuit 4 in order to receive signal data after the synchronization frame. Notify me to set it up. At the same time, a bit is added to the current fixed length bit frame prepared in the data sending circuit 5, ie, a synchronization frame, to set a bit indicating completion of synchronization and no error. The signal sequence of the processor 6 and the error count verification section 6
-1.
同期確立後の信号データは、タイミング発生回
路４からのタイミングにより常時誤り検出回路３
によつてチエツクされ、正常／異常のフラグビツ
トをデータ送出回路５に送つて信号シーケンスお
よび誤り回数検出部６−１への信号データの一部
とする。検定部６−１では付加されたフラグを参
照し誤り信号データの回数チエツクまた信号デー
タの内容より信号シーケンス異常をチエツクす
る。以上の各部信号間の関係は第２図にタイミン
グチヤートとして示されている。 After the synchronization is established, the signal data is constantly sent to the error detection circuit 3 according to the timing from the timing generation circuit 4.
The normal/abnormal flag bit is sent to the data sending circuit 5 and becomes part of the signal data to be sent to the signal sequence and error count detection section 6-1. The verification section 6-1 refers to the added flag to check the number of times of error signal data, and also checks for signal sequence abnormalities from the contents of the signal data. The relationship between the signals of each part described above is shown as a timing chart in FIG.
これらの動作が示すようにハード構成である誤
り検出回路３で信号単位レベルの誤りチエツクを
行なうことにより、プロセツサ６内における処理
能力を上げ、ひいては処理スピード、演算量を減
らす効果が期待できる。 As shown in these operations, by checking errors at the signal unit level in the error detection circuit 3, which is a hardware configuration, it is expected that the processing capacity in the processor 6 will be increased and the processing speed and amount of calculations will be reduced.
本発明は以上説明したように、ハードウエアと
して同期フレームの検出回路と同期フレームおよ
び信号データの誤り検出回路またはそれらの検出
回路の結果を通知する付加回路持ち、信号シーケ
ンスレベルの検定機能、誤り回数検定機能および
付加機能をプロセツサ内で処理させることによ
り、少量のハードウエアによつてプロセツサ側の
負担を少なくし処理速度、演算量の点で効率的な
同期、誤り検出が行なえる効果がある。 As described above, the present invention includes a synchronous frame detection circuit, a synchronous frame and signal data error detection circuit, or an additional circuit for notifying the results of these detection circuits as hardware, a signal sequence level verification function, and an error count. By processing the verification function and additional functions within the processor, the load on the processor side can be reduced with a small amount of hardware, and efficient synchronization and error detection can be performed in terms of processing speed and amount of calculation.
第１図と第２図は本発明装置の一実施例の構成
図とその各部信号のタイミングチヤートを示す図
である。
１……シリアル／パラレル変換回路、２……同
期パターン検出回路、３……誤り検出回路、４…
…タイミング発生回路、５……データ送出回路、
６……プロセツサ、６−１……信号シーケンスお
よび誤り回数検定部、６−２……同期要求部、６
−３……データ読取制御部、９……同期フレーム
および信号データ入力端子、１０……外部タイミ
ング入力端子。
FIGS. 1 and 2 are diagrams showing the configuration of an embodiment of the apparatus of the present invention and timing charts of signals of each part thereof. 1... Serial/parallel conversion circuit, 2... Synchronization pattern detection circuit, 3... Error detection circuit, 4...
...timing generation circuit, 5...data transmission circuit,
6...Processor, 6-1...Signal sequence and error count verification unit, 6-2...Synchronization request unit, 6
-3... Data reading control unit, 9... Synchronization frame and signal data input terminal, 10... External timing input terminal.
Claims (1)
この入力を並列変換して出力するＳ／Ｐ変換回路
と、このＳ／Ｐ変換回路の出力から同期パターン
をサーチし、パターン検出する同期検出回路と、
得られた同期パターンを受け、該当する同期フレ
ームに誤りがないときに同期完了フラグビツトを
送出するとともに前記信号データに誤りがないか
否かを確認し正常／異常フラグビツトを送出する
誤り検出回路と、前記Ｓ／Ｐ変換回路の出力に前
記フラグビツトを付加して出力するデータ送出回
路と、このデータ送出回路の出力を受け、前記フ
ラグを参照して誤り信号データの回数チエツク、
信号データの内容より信号シーケンス異常をチエ
ツクするプロセツサとを備えて成ることを特徴と
する同期・誤り検出装置。1 Input the synchronization frame and signal data,
an S/P conversion circuit that converts this input into parallel and outputs it; a synchronization detection circuit that searches for a synchronization pattern from the output of this S/P conversion circuit and detects the pattern;
an error detection circuit that receives the obtained synchronization pattern and sends out a synchronization completion flag bit when there is no error in the corresponding synchronization frame, and also checks whether or not there is an error in the signal data and sends out a normal/abnormal flag bit; a data sending circuit that adds the flag bit to the output of the S/P conversion circuit and outputs the result; a data sending circuit that receives the output of the data sending circuit and checks the number of error signal data by referring to the flag;
1. A synchronization/error detection device comprising: a processor that checks signal sequence abnormalities from the contents of signal data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198461A JPS5989053A (en) | 1982-11-12 | 1982-11-12 | Synchronism error detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198461A JPS5989053A (en) | 1982-11-12 | 1982-11-12 | Synchronism error detector |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5989053A JPS5989053A (en) | 1984-05-23 |
| JPH0584095B2 true JPH0584095B2 (en) | 1993-11-30 |
Family
ID=16391486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57198461A Granted JPS5989053A (en) | 1982-11-12 | 1982-11-12 | Synchronism error detector |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5989053A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6158349A (en) * | 1984-08-30 | 1986-03-25 | Nec Corp | Frame synchronization circuit |
-
1982
- 1982-11-12 JP JP57198461A patent/JPS5989053A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5989053A (en) | 1984-05-23 |
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