JPH0583954A - Parallel connecting method of semiconductor switch and capacitor and switch circuit and inverter - Google Patents

Parallel connecting method of semiconductor switch and capacitor and switch circuit and inverter

Info

Publication number
JPH0583954A
JPH0583954A JP3235929A JP23592991A JPH0583954A JP H0583954 A JPH0583954 A JP H0583954A JP 3235929 A JP3235929 A JP 3235929A JP 23592991 A JP23592991 A JP 23592991A JP H0583954 A JPH0583954 A JP H0583954A
Authority
JP
Japan
Prior art keywords
parallel
semiconductor switch
conductor
power supply
filter capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3235929A
Other languages
Japanese (ja)
Other versions
JP3277524B2 (en
Inventor
Arata Kimura
新 木村
Kiichi Tokunaga
紀一 徳永
Keizo Shimada
恵三 嶋田
Kazuo Kanno
和夫 管野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP23592991A priority Critical patent/JP3277524B2/en
Publication of JPH0583954A publication Critical patent/JPH0583954A/en
Application granted granted Critical
Publication of JP3277524B2 publication Critical patent/JP3277524B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48092Helix
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901Structure
    • H01L2224/4903Connectors having different sizes, e.g. different diameters
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires

Landscapes

  • Rectifiers (AREA)
  • Inverter Devices (AREA)

Abstract

PURPOSE:To improve application rate of switch element and realize reduction of size by dividing a filter capacitor, equalizing inductance of wiring viewed from each of switch elements connected in parallel, lowering inductance of a power supply wiring viewed from each of filter capacitor and t-he equalizing the bearing currents. CONSTITUTION:Filter capacitors 11, 12, 13 are respectively divided, wirings L71, L73, L75 are laid symmetrically to switch elements S1, S3 and S5. Thereby, fluctuation of wiring inductances L71, L73, L75 is lowered to equalize bearing currents immediately after turning ON. Moreover, the filter capacitors 11, 12, 13 are connected in parallel with conductors and are arranged in parallel with a power feeding line from the power supply. Accordingly, a total inductance can be balanced with the mutual inductance between such elements. Steady currents flowing into the switch elements S1, S2, S3 are equalized by equalizing the current flowing into the filter capacitors 11, 12, 13.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は半導体スイッチ素子の並
列接続方法に係り、特に並列半導体スイッチ素子とそれ
に電流を供給する並列接続されたフィルタコンデンサの
分担電流の均等化に好適な並列接続方法、並びに構成の
簡単化,形状の小形化に好適なスイッチ回路やインバー
タ装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a parallel connection method for semiconductor switch elements, and more particularly to a parallel connection method suitable for equalizing the shared currents of a parallel semiconductor switch element and a filter capacitor connected in parallel to supply a current thereto. In addition, the present invention relates to a switch circuit and an inverter device suitable for simplifying the configuration and downsizing the shape.

【0002】[0002]

【従来の技術】半導体スイッチ素子(IGBT,GT
O,バイポーラトランジスタ等)の単体での電流容量に
は限りがあるので、さらに大きな電流容量を必要とする
時は、半導体スイッチ素子(以下スイッチ素子と略称す
る)を並列に接続して使う。スイッチ素子を並列接続す
る場合に重要なのは、並列各スイッチ素子の分担電流が
均等になるように構成することである。
2. Description of the Related Art Semiconductor switching devices (IGBT, GT
Since the current capacity of a single O, bipolar transistor, etc.) is limited, semiconductor switch elements (hereinafter abbreviated as switch elements) are connected in parallel when a larger current capacity is required. When connecting the switch elements in parallel, what is important is to make the sharing currents of the parallel switch elements equal.

【0003】並列各スイッチ素子の分担電流は、スイッ
チ素子の特性と並列配線の差によって決定される。最近
ではスイッチ素子の製造技術が向上して、特性の揃った
スイッチ素子の選択は比較的容易にできるようになって
きている。このため、並列配線の差を小さく構成すれ
ば、従来よく用いられていた電流のバランサなどを使わ
ない直接並列接続が可能になってきている(特開昭60−
102883号公報、特開昭62−160069号公報)。直接並列接
続では、並列配線のインダクタンスの差を小さくするよ
うに構成することが重要であり、例えば特開平2−15547
5 号公報のような提案がなされている。
The shared current of each parallel switch element is determined by the difference between the characteristics of the switch element and the parallel wiring. Recently, the manufacturing technology of switch elements has improved, and it has become relatively easy to select switch elements having uniform characteristics. Therefore, if the difference in parallel wiring is made small, direct parallel connection without using a current balancer, which has been often used, has become possible (JP-A-60-
102883, JP-A-62-160069). In direct parallel connection, it is important to configure so as to reduce the difference in inductance between parallel wirings.
Proposals such as Japanese Patent No. 5 have been made.

【0004】上記技術のポイントは、配線間の相互誘導
作用を避けて、並列配線の自己インダクタンスを揃えた
構成にある。この方法は、2個のスイッチ素子を並列接
続する場合においては好適な方法である。
The point of the above technique is to avoid mutual induction between wirings and to arrange the self-inductances of parallel wirings. This method is a suitable method when two switch elements are connected in parallel.

【0005】[0005]

【発明が解決しようとする課題】しかし従来例の方法で
は、並列のスイッチ素子の数が多くなると、並列配線が
かなり難しくなってくる。例えば4個並列接続時は、図
6に示すような構成になると思われる。2個並列接続し
たものをさらに並列接続することになり、配線間の相互
誘導作用を避けるために配線間を離すと、並列接続構成
が複雑で、かつ形状の大きなものになるという問題が生
じる。
However, in the method of the prior art, if the number of switching elements in parallel increases, parallel wiring becomes considerably difficult. For example, when four units are connected in parallel, the structure shown in FIG. 6 is considered. Two parallel connections will be further connected in parallel, and if the wirings are separated to avoid mutual induction between the wirings, there arises a problem that the parallel connection configuration becomes complicated and has a large shape.

【0006】また、例えば分担電流不平衡率の許容値を
大きくして、スイッチ素子の並列接続構成を簡単にして
使うのも一つの方法である。しかし、信頼性を確保する
ためにはスイッチ素子の並列数をさらに多くする必要が
生じるので、結局は形状が大きくなるという問題が生じ
る。
Another method is to increase the allowable value of the shared current imbalance ratio and simplify the parallel connection configuration of the switch elements for use. However, in order to secure reliability, it is necessary to increase the number of switching elements in parallel, which eventually causes a problem that the shape becomes large.

【0007】そこで本発明の目的は、並列各スイッチ素
子の分担電流の均等化,構成の簡単化,形状の小形化に
好適な並列接続方法、並びに構成の簡単化,形状の小形
化に好適なスイッチ回路及びインバータ装置を提供する
ことにある。
Therefore, an object of the present invention is to make the shared currents of the respective parallel switch elements equal, to simplify the structure, and to make the shape compact, and to make the parallel connection method suitable, and to make the structure simple and make the shape compact. It is to provide a switch circuit and an inverter device.

【0008】[0008]

【課題を解決するための手段】上記目的を達成するため
に、スイッチ素子とそれに電流を供給するフィルタコン
デンサを一対にして、それらを並列接続することによっ
て並列各スイッチ素子及びフィルタコンデンサの分担電
流がほぼ均等になる並列配線構成を見出した。例えばn
個のスイッチ素子を並列接続する時は、フィルタコンデ
ンサをn個に分割して、フィルタコンデンサとスイッチ
素子間をそれぞれ均等な配線で接続する。すなわち並列
各スイッチ素子から見たフィルタコンデンサまでの配線
インダクタンスの均等化をはかるのが第一の手段であ
る。
In order to achieve the above object, a switch element and a filter capacitor for supplying a current to the switch element are paired and connected in parallel so that the shared current of each parallel switch element and the filter capacitor is reduced. We have found parallel wiring configurations that are almost even. For example, n
When the switch elements are connected in parallel, the filter capacitor is divided into n pieces, and the filter capacitor and the switch elements are connected by equal wirings. That is, the first means is to equalize the wiring inductance from the parallel switch elements to the filter capacitor.

【0009】次に、並列各フィルタコンデンサから見た
電源配線のインダクタンスのばらつきは次のようにして
低減する。電源からの給電導体Cとフィルタコンデンサ
の並列接続導体Dとの接続点を1番目と2番目のフィル
タコンデンサの間に設ける。そして電源からの給電導体
Cと並列接続導体Dとの間隔Wを70mm以下に近接さ
せてn番目のフィルタコンデンサ側に引出し、両者の配
線間に相互誘導作用を働かせる。配線間の相互誘導作用
を利用して、並列各フィルタコンデンサから見た電源配
線のインダクタンスのばらつきを低減するのが、第二の
手段である。
Next, the variation in the inductance of the power supply wiring viewed from each parallel filter capacitor is reduced as follows. A connection point between the power feeding conductor C from the power source and the parallel connection conductor D of the filter capacitor is provided between the first and second filter capacitors. Then, the distance W between the power feeding conductor C from the power source and the parallel connection conductor D is brought close to 70 mm or less and is drawn out to the n-th filter capacitor side, and a mutual induction action is exerted between both wirings. The second means is to reduce the variation in the inductance of the power supply wiring viewed from each parallel filter capacitor by utilizing the mutual induction action between the wirings.

【0010】そして、このような並列接続方法を用い
て、スイッチ回路やインバータ装置を構成する。
A switch circuit and an inverter device are constructed by using such a parallel connection method.

【0011】[0011]

【作用】上記構成のように、フィルタコンデンサを分割
してそれぞれの並列各スイッチに接続すると、各フィル
タコンデンサから各スイッチ素子までの配線を均等にし
易く、並列スイッチ素子から見た配線インダクタンスを
均等化できる。その結果、均等化された配線インダクタ
ンスが電流バランサの役目を果し、素子特性のばらつき
で決定される以上にスイッチ素子のターンオン,ターン
オフの過渡的な分担電流が均等化されるようになる。
When the filter capacitors are divided and connected to the respective parallel switches as in the above configuration, it is easy to equalize the wiring from each filter capacitor to each switch element, and the wiring inductance seen from the parallel switch element is equalized. it can. As a result, the equalized wiring inductance acts as a current balancer, and the transient shared currents of turn-on and turn-off of the switch elements are equalized more than those determined by variations in element characteristics.

【0012】オン定常時の分担電流には、並列各フィル
タコンデンサから見た電源配線のインダクタンスのばら
つきも影響してくる。電源からフィルタコンデンサに流
れ込む電流は負荷電流を平均化したものであり、電流の
変化率(di/dt)が小さいので配線インダクタンス
のばらつき(ΔL)の影響(ΔL・di/dt)は比較
的小さい。しかし電流変化の急峻な負荷電流やフィルタ
コンデンサの容量を小さくした場合には、電源配線のイ
ンダクタンスのばらつきが無視出来なくなる。上記の電
源配線構成によると、電源からフィルタコンデンサへの
給電導体Cの接続点を基準にした並列接続導体Dの自己
インダクタンスは、n番目のフィルタコンデンサが最も
大きく、1番目と2番目のフィルタコンデンサがほぼ同
じになる。給電導体Cの接続点と2番目のフィルタコン
デンサ間の並列接続導体Dには、3番目からn番目まで
のフィルタコンデンサの電流も流れる。このため、各フ
ィルタコンデンサに電流が流れた時に並列接続導体Dの
自己インダクタンスに発生する電圧は、給電導体Cの接
続点を基準にすると、n番目のフィルタコンデンサが最
も大きく、1番目のフィルタコンダンサが最も小さくな
る。
[0012] The variation of the inductance of the power supply wiring seen from each parallel filter capacitor also affects the shared current during the steady ON state. The current flowing from the power supply to the filter capacitor is an average of the load current. Since the current change rate (di / dt) is small, the influence of the wiring inductance variation (ΔL) (ΔL · di / dt) is relatively small. .. However, when the load current with a sharp current change or the capacitance of the filter capacitor is reduced, the variation in the inductance of the power supply wiring cannot be ignored. According to the above power supply wiring configuration, the self-inductance of the parallel connection conductor D based on the connection point of the power supply conductor C from the power supply to the filter capacitor is the largest at the n-th filter capacitor and the first and second filter capacitors. Are almost the same. The currents of the third to nth filter capacitors also flow in the parallel connection conductor D between the connection point of the power feeding conductor C and the second filter capacitor. Therefore, the voltage generated in the self-inductance of the parallel connection conductor D when a current flows through each filter capacitor is the largest at the n-th filter capacitor with respect to the connection point of the feeding conductor C, and the first filter capacitor. The dancer is the smallest.

【0013】一方、2番目からn番目までのフィルタコ
ンデンサ間の並列接続導体Dと給電導体Cとの間には相
互誘導作用が働き、その相互インダクタンスが2番目か
らn番目までのフィルタコンデンサ間の並列接続導体D
の自己インダクタンスを等価的に低減するように働く。
相互インダクタンスの大きさは、給電導体Cと並列接続
導体D間の間隔Wによって変えることができる。すなわ
ち、2番目からn番目までの並列接続導体Dに作用する
相互インダクタンスを可変して、並列各フィルタコンデ
ンサから見た電源配線のインダクタンスのばらつきを低
減することができる。
On the other hand, a mutual induction action is exerted between the parallel connection conductor D and the feeding conductor C between the second to nth filter capacitors, and the mutual inductance is between the second to nth filter capacitors. Parallel connection conductor D
Acts to equivalently reduce the self-inductance of.
The magnitude of the mutual inductance can be changed by the distance W between the feeding conductor C and the parallel connection conductor D. That is, the mutual inductance acting on the second to nth parallel-connected conductors D can be varied to reduce the variation in the inductance of the power supply wiring viewed from each parallel filter capacitor.

【0014】[0014]

【実施例】以下、本発明を実施例の図面を用いて詳述す
る。
The present invention will be described below in detail with reference to the drawings of the embodiments.

【0015】図1は、本発明の一実施例を示す並列接続
構成図である。直列接続された2個のスイッチ素子が入
っているモジュール3個で、インバータの一相分のスタ
ックを構成したものである。なお図面の複雑化を避ける
ため、電源とフィルタコンデンサ間の配線は省略してあ
る。
FIG. 1 is a configuration diagram of parallel connection showing an embodiment of the present invention. Three modules each containing two switching elements connected in series form a stack for one phase of the inverter. The wiring between the power supply and the filter capacitor is omitted to avoid complication of the drawing.

【0016】図1において、11〜13はフィルタコン
デンサ、21〜23はスイッチ素子が2個入ったモジュ
ール、31〜33は直列接続された一方(P側アーム)
の素子の陽極端子、41〜43は他方(N側アーム)の
素子の陰極端子、51〜53はスイッチ素子の直列接続
点で、配線導体6で並列接続されている。また配線導体
6からは、図示していない負荷に接続されている。フィ
ルタコンデンサの正極(P)端子と負極(N)端子同志
は、それぞれ導体Dで並列接続され、さらにモジュール
の陽極端子(31〜33)と陰極端子(41〜43)に
配線導体71〜76で接続されている。また実際には、
モジュール21〜23のスイッチ素子のオン,オフを制
御する駆動回路81,82が信号用の配線を介してモジ
ュールに接続されているが、複雑化を避けるためここに
は図示していない。
In FIG. 1, 11 to 13 are filter capacitors, 21 to 23 are modules containing two switching elements, and 31 to 33 are ones connected in series (P side arm).
Anode terminals 41 to 43 of the other element (N-side arm) are cathode terminals of the other element (N-side arm) 51 to 53 are series connection points of the switching elements, which are connected in parallel by the wiring conductor 6. The wiring conductor 6 is connected to a load (not shown). The positive electrode (P) terminal and the negative electrode (N) terminal of the filter capacitor are connected in parallel by a conductor D, and wiring conductors 71 to 76 are connected to the anode terminal (31 to 33) and the cathode terminal (41 to 43) of the module. It is connected. And in fact,
The drive circuits 81 and 82 for controlling on / off of the switch elements of the modules 21 to 23 are connected to the modules via signal wirings, but are not shown here to avoid complication.

【0017】次に、このような並列接続構成にすること
によって、分担電流の均等化が実現できる理由を回路図
を用いて説明する。
Next, the reason why the shared currents can be equalized by using such a parallel connection configuration will be described with reference to a circuit diagram.

【0018】図1の組立構成から、スイッチ素子の分担
電流に影響する配線インダクタンスを主体にして回路化
すると、図2のように表すことができる。ここでは図1
のモジュール21〜23を、直列接続された2個のIG
BTとそれらにダイオードが逆並列接続されたIGBT
のモジュールを引用している。
From the assembly structure shown in FIG. 1, the wiring inductance, which affects the current shared by the switch elements, can be used as a main circuit to form a circuit as shown in FIG. Figure 1 here
Modules 21 to 23 of two IGs connected in series
BTs and IGBTs in which diodes are connected in antiparallel
Is quoted from the module.

【0019】モジュール21〜23の中のIGBTをS
1〜S6,ダイオードをD1〜D6とする。そして両者
の逆並列接続点とモジュールの表面に引出される端子3
1〜33及び41〜43間の配線インダクタンスをL
211〜L214、L221〜L224、及びL231〜L234とする。
フィルタコンデンサとモジュールの端子31〜33及び
41〜43間の配線導体71〜76のインダクタンスを
71〜L76とする。またIGBTのオン,オフを制御す
る駆動回路81,82からの信号配線のインダクタンス
をLG11〜LG14,LG21〜LG24及びLG31〜LG34とす
る。スイッチ素子のオン,オフのタイミングには、信号
配線のインダクタンスのばらつきが影響するので、スイ
ッチ素子S1〜S6の信号配線はインダクタンスが均等
になるように配線長を揃えてある。
The IGBTs in modules 21 to 23 are
1 to S6, and the diodes are D1 to D6. And the connection point of both anti-parallel connection and the terminal 3 drawn out on the surface of the module
The wiring inductance between 1 to 33 and 41 to 43 is L
Let 211 to L 214 , L 221 to L 224 , and L 231 to L 234 .
The inductances of the wiring conductors 71 to 76 between the filter capacitor and the terminals 31 to 33 and 41 to 43 of the module are L 71 to L 76 . Further, the inductances of the signal wirings from the drive circuits 81 and 82 for controlling the ON / OFF of the IGBT are L G11 to L G14 , L G21 to L G24 and L G31 to L G34 . Since the on / off timing of the switch elements is affected by the variation in the inductance of the signal wiring, the signal wirings of the switch elements S1 to S6 are arranged in the same wiring length so that the inductances are uniform.

【0020】以上のような回路構成において、スイッチ
素子S2,S4,S6がオフ状態でS1,S3,S5が
オン,オフする時の分担電流について説明する。
In the circuit configuration as described above, the shared current when the switch elements S2, S4, S6 are in the off state and S1, S3, S5 are turned on and off will be described.

【0021】駆動回路81からオン信号が与えられる
と、信号配線のインダクタンスが均等であればスイッチ
素子S1,S3,S5はその特性に応じてオフ状態から
オン状態に移行する。この時の電流経路は、フィルタコ
ンデンサ11,12,13からそれぞれ配線71,7
3,75とS1,S3,S5介して負荷に流れる。なお
負荷のもう一方の端子からは、図示されていない他相の
スイッチ−電源(N)−フィルタコンデンサ11,1
2,13の経路となる。
When an ON signal is given from the drive circuit 81, the switch elements S1, S3, S5 shift from the OFF state to the ON state according to their characteristics if the inductances of the signal wirings are equal. The current paths at this time are from the filter capacitors 11, 12, 13 to the wirings 71, 7 respectively.
3,75 and S1, S3, S5 to the load. In addition, from the other terminal of the load, a switch (power source (N))-filter capacitor 11, 1 of another phase (not shown) is provided.
There are 2 and 13 routes.

【0022】もしスイッチ素子S1,S3,S5の特性
が同じであれば、これらのスイッチは同時にオン状態と
なるので、ターンオン直後の分担電流がモジュール内の
配線インダクタンスとフィルタコンデンサ11,12,
13からの配線インダクタンスL71,L73,L75のばら
つきで決定される。そして、モジュール内の配線インダ
クタンスL211〜L232のモジュール間のばらつきは小さ
いので、フィルタコンデンサ11,12,13からの配
線導体71〜76のインダクタンスL71,L73,L75
ターンオン直後の分担電流を決定することになる。
If the switch elements S1, S3, S5 have the same characteristics, these switches are turned on at the same time, so that the shared current immediately after turn-on causes the wiring inductance in the module and the filter capacitors 11, 12,
It is determined by the variation of the wiring inductances L 71 , L 73 , and L 75 from 13. Since the variation of the wiring inductances L 211 to L 232 in the module between the modules is small, the inductances L 71 , L 73 , and L 75 of the wiring conductors 71 to 76 from the filter capacitors 11, 12, and 13 are shared immediately after turn-on. It will determine the current.

【0023】本発明の構成では、フィルタコンデンサ1
1,12,13を分割して、スイッチ素子S1,S3,
S5への配線71,73,75を対称化にしている。こ
のため配線インダクタンスL71,L73,L75のばらつき
が小さく、ターンオン直後の分担電流の均等化を実現し
ている。単純に考えても、スイッチ素子から見た外部回
路を均等にしているので、スイッチ素子の特性が同じで
あればターンオン,ターンオフ時の分担電流が均等にな
ることは容易に推定できる。
In the configuration of the present invention, the filter capacitor 1
1, 12 and 13 are divided and switch elements S1, S3 and
The wirings 71, 73, 75 to S5 are made symmetrical. Therefore, variations in the wiring inductances L 71 , L 73 , and L 75 are small, and equalization of the shared current immediately after turn-on is realized. Even if it is simply considered, since the external circuit seen from the switch element is made uniform, it can be easily estimated that the shared currents at turn-on and turn-off are even if the characteristics of the switch element are the same.

【0024】以上は、スイッチ素子の特性が揃った場合
を例にしたものであるが、次にスイッチ素子S1,S
3,S5の内、S3,S5に比べてS1のターンオンが
速く、ターンオフが遅い場合の動作について説明する。
The above is an example of the case where the characteristics of the switch elements are uniform. Next, the switch elements S1 and S will be described.
Among S3 and S5, the operation in the case where S1 has a faster turn-on and a slower turn-off than S3 and S5 will be described.

【0025】スイッチ素子S1,S3,S5に駆動回路
81からオン信号が与えられると、S1が最初にオン状
態になり始め、フィルタコンデンサ11からL71,S1
を介して負荷に電流が流れ始める。電流が流れ始めると
その電流変化率di1/dtに比例してL212に電圧が誘
起(L232×di1/dt)される。この誘起電圧は、L
G12を介してそれぞれLG22,L222とLG32,L232に印
加される。この時、駆動回路81から見た印加電圧の向
きは、LG12とLG22,LG32 とでは逆になる。すなわ
ち、S1のゲート,エミッタ間から見ると、LG12 の印
加電圧は駆動回路81のオン信号を低減するように働
き、S3,S5のゲート,エミッタ間から見ると、L
G22,LG32の印加電圧は駆動回路81のオン信号を増加
するように働いている。
When an ON signal is applied to the switch elements S1, S3, S5 from the drive circuit 81, S1 first starts to be in an ON state, and the filter capacitor 11 causes L 71 , S1.
Current begins to flow through the load to the load. When a current starts flowing, a voltage is induced in L 212 (L 232 × di 1 / dt) in proportion to the current change rate di 1 / dt. This induced voltage is L
It is applied to L G22 , L 222 and L G32 , L 232 via G12 , respectively. At this time, the direction of the applied voltage viewed from the drive circuit 81 is opposite between L G12 and L G22 , L G32 . That is, when viewed from between the gate and emitter of S1, the applied voltage of L G12 acts to reduce the ON signal of the drive circuit 81, and when viewed from between the gate and emitter of S3 and S5, L
The applied voltage of G22 and L G32 works so as to increase the ON signal of the drive circuit 81.

【0026】具体的には、ターンオンの速いS1がオン
状態になり始めると、S1に流れていたオン信号電流が
減少し、それがS3とS5に分配される。このため、S
1とS3,S5のターンオン時間の差が小さくなって、
3者のターンオン直後の分担電流が均等化されるように
なる。
Specifically, when S1 having a fast turn-on begins to turn on, the ON signal current flowing in S1 decreases and is distributed to S3 and S5. Therefore, S
The difference in turn-on time between 1 and S3, S5 has become smaller,
Immediately after the turn-on of the three parties, the shared current is equalized.

【0027】モジュール内の配線インダクタンスの誘起
電圧が、並列接続されたスイッチ素子の信号電流の分配
を変えて、スイッチング速度を揃える作用はターンオフ
の場合も同じである。上記例では、駆動回路81からオ
フ信号(負極性)が送られてくると、S3とS5が先に
オフ状態になり始めてそこに流れていた負荷への電流が
減少する。その電流変化率に応じてL222とL232に誘起
電圧が生じ、それがLG22とLG32を介してLG12,L212
に印加される。すなわち先に述べたターンオンの時と同
じようになる。そしてオフ時は、S1のゲート,エミッ
タ間から見ると、LG12の印加電圧が駆動回路81のオ
フ信号を増加するように働き、S3,S5のゲート,エ
ミッタ間から見ると、LG22,LG32の印加電圧が駆動回
路81のオフ信号を減少するように働く。すなわち、タ
ーンオフの速いS3とS5がオフ状態になり始めると、
そこに流れていたオフ信号電流が減少し、それがS1に
分配される。このため、S1とS3,S5のターンオフ
時間の差が小さくなって、3者のターンオフ時の分担電
流が均等化されるようになる。
The effect of the induced voltage of the wiring inductance in the module changing the distribution of the signal currents of the switch elements connected in parallel to make the switching speed uniform is the same in the case of turn-off. In the above example, when the OFF signal (negative polarity) is sent from the drive circuit 81, S3 and S5 start to be in the OFF state first, and the current to the load flowing there is reduced. An induced voltage is generated in L 222 and L 232 according to the current change rate, and this is generated via L G22 and L G32 to L G12 and L 212.
Applied to. That is, it becomes the same as that at the turn-on described above. When it is off, the voltage applied to L G12 works to increase the off signal of the drive circuit 81 when viewed from the gate and emitter of S1, and when viewed from the gate and emitter of S3 and S5, L G22 and L The applied voltage of G32 acts to reduce the off signal of the drive circuit 81. That is, when S3 and S5, which have fast turn-off, start to turn off,
The off signal current flowing there is reduced and distributed to S1. Therefore, the difference between the turn-off times of S1 and S3, S5 becomes small, and the shared currents at the turn-off of the three parties are equalized.

【0028】以上説明したように、本発明はスイッチ素
子から見た配線のインダクタンスを簡単な構成で均等化
することで、スイッチ素子のターンオン,ターンオフ時
の分担電流の均等化を実現したものである。もし、スイ
ッチ素子から見た配線のインダクタンスが均等でなけれ
ば、たとえスイッチ素子の特性を揃えてもターンオン,
ターンオフ時の分担電流は揃わない。すなわちL71,L
73,L75のばらつきが分担電流を決定してしまうからで
ある。
As described above, the present invention realizes equalization of shared currents at turn-on and turn-off of the switch element by equalizing the wiring inductance seen from the switch element with a simple configuration. .. If the inductance of the wiring seen from the switch element is not uniform, even if the characteristics of the switch elements are the same,
The shared current at turn-off is not uniform. That is, L 71 , L
This is because the variations in 73 and L 75 determine the shared current.

【0029】また、分割した個々のフィルタコンデンサ
は形状が小さくなるので、スイッチ素子の横、あるいは
上部に近接して配置することが出来る。その結果、主回
路配線のインダクタンスが小さくなるので、主回路損失
が低減すると共に、スタックの形状を小さくすることも
できる。
Further, since the divided individual filter capacitors have a small shape, they can be arranged beside the switch element or close to the upper part thereof. As a result, the inductance of the main circuit wiring is reduced, so that the main circuit loss is reduced and the stack shape can be reduced.

【0030】以上、スイッチ素子から見たフィルタコン
デンサまでの配線のインダクタンスを均等する実施例に
ついて述べた。これによってターンオン直後の分担電流
の均等化は実現できるが、フィルタコンデンサに流れ込
む電流が均等でなければ、当然スイッチ素子に流れるオ
ン定常電流(平均電流)が時間の経過と共にばらつくこ
とになる。次にフィルタコンデンサの並列接続法につい
て示す。
The embodiments for equalizing the inductance of the wiring from the switch element to the filter capacitor have been described above. This makes it possible to equalize the shared currents immediately after turn-on, but if the currents flowing into the filter capacitors are not uniform, the ON steady current (average current) flowing through the switch elements will naturally vary over time. Next, the parallel connection method of filter capacitors is shown.

【0031】図3に、フィルタコンデンサの並列接続法
の一実施例を示す。フィルタコンデンサ11,12,1
3を導体Dで並列接続し、電源からの給電導体Cは並列
接続導体Dと間隔Wをもって平行にし、フィルタコンデ
ンサ11と12のほぼ中間で並列接続導体Dに接続して
いる。
FIG. 3 shows an embodiment of a parallel connection method of filter capacitors. Filter capacitors 11, 12, 1
3 is connected in parallel with the conductor D, the feeding conductor C from the power source is parallel to the parallel connection conductor D with a distance W, and is connected to the parallel connection conductor D at approximately the middle of the filter capacitors 11 and 12.

【0032】上記構成によると、電源側から見た自己イ
ンダクタンスは13のフィルタコンデンサまでが最も大
きくなる。しかし、電源からの給電導体Cと並列接続導
体Dが間隔Wをもって平行に配置されているので、その
間に相互インダクタンスが生じて、トータルのインダク
タンスのバランスをとることが出来る。
According to the above configuration, the self-inductance seen from the power source side is maximum up to the filter capacitor of 13. However, since the power feeding conductor C from the power source and the parallel connection conductor D are arranged in parallel with the interval W, mutual inductance is generated between them and the total inductance can be balanced.

【0033】各フィルタコンデンサ11,12,13に
等しい電流iが流れるとして、並列接続導体Dの各フィ
ルタコンデンサ接続間に発生する電圧を等しくするに
は、 L2とL4及びL3とL5間の相互インダクタンスをそれぞ
れM1,M2とすると、 (di/dt)L1=2L2(di/dt)−3M1(di/dt) …(数1) 及び (di/dt)L1=2L2(di/dt)−3M1(di/dt) +L3(di/dt)−3M2(di/dt) …(数2) であるから、分担電流の均等化の条件は L1=2L2−3M1 …(数3) L3=3M2 …(数4) である。
Assuming that an equal current i flows through each filter capacitor 11, 12, 13, in order to equalize the voltage generated between the filter capacitor connections of the parallel connection conductor D, L 2 and L 4 and L 3 and L 5 If the mutual inductances between them are M 1 and M 2 , respectively (di / dt) L 1 = 2L 2 (di / dt) -3M 1 (di / dt) (Equation 1) and (di / dt) L 1 = 2L 2 (di / dt) -3M 1 (di / dt) + L 3 (di / dt) -3M 2 (di / dt) (Equation 2), the condition for equalizing the shared current is L 1 = 2L 2 -3M 1 ... (number 3) L 3 = a 3M 2 ... (Equation 4).

【0034】数3や数4を完全に実現することは非常に
難しいが、実際にはスイッチ素子の特性も完全には揃え
られないので、分担電流の不平衡率を5〜15%程度見
込むと、比較的容易に実装できることが分かった。
Although it is very difficult to completely realize the equations 3 and 4, the characteristics of the switching elements cannot be perfectly aligned in reality, so if the unbalance rate of the shared current is expected to be about 5 to 15%. , I found that it can be implemented relatively easily.

【0035】図4に、本発明の並列接続構成での分担電
流の測定例を示す。ターンオン,ターンオフの分担電流
が良く揃っており、オン定常もほとんど素子特性(オン
電圧の差)で決まる良好な分担電流が得られている。
FIG. 4 shows an example of measuring the shared current in the parallel connection configuration of the present invention. The shared currents for turn-on and turn-off are well aligned, and good steady-state currents are obtained for almost steady ON, which is determined by the device characteristics (difference in ON voltage).

【0036】ちなみに図5は、電源からフイルタコンデ
ンサに流れ込む電流が不均一の場合の事例である。図1
の構成にすることにより、ターンオンは良いがオン定常
の分担電流の差が時間と共に大きくなっている。
Incidentally, FIG. 5 shows an example in which the current flowing from the power supply to the filter capacitor is non-uniform. Figure 1
With this configuration, the turn-on is good, but the difference in the on-steady shared current increases with time.

【0037】このような現象を避けるために、図3の構
成を用いたのが図4の測定結果である。図4の場合は、
電源からの給電導体Cと並列接続導体Dの間隔Wが30
mmの場合であるが、その間隔Wが70mmの場合でも
並列スイッチ素子の分担電流の不平衡率としてそれほど
大きくならないことを確認している。本発明のフイルタ
コンデンサの並列接続の基本構成が、2個のフイルタコ
ンダンサの分担電流の均等化を重視し、他のフイルタコ
ンダンサの分担電流をこれに近づける構成としているた
めである。すなわち、分担電流の小さなものが生じても
大きなものが生じづらい構成にしている。
In order to avoid such a phenomenon, the configuration of FIG. 3 is used as the measurement result of FIG. In the case of FIG. 4,
The distance W between the power supply conductor C from the power source and the parallel connection conductor D is 30.
Although it is in the case of mm, it has been confirmed that even when the distance W is 70 mm, the unbalance rate of the shared currents of the parallel switching elements does not become so large. This is because the basic configuration of the parallel connection of the filter capacitors of the present invention places importance on equalization of the shared currents of the two filter capacitors and makes the shared currents of the other filter capacitors close to this. That is, even if a small shared current is generated, a large one is unlikely to be generated.

【0038】なお、以上に示したフイルタコンデンサの
並列接続方法は、半導体スイッチの並列接続方法として
も有効である。図3のフイルタコンデンサを半導体スイ
ッチに変えても、良好な分担電流が得られることを確認
している。
The parallel connection method of the filter capacitors described above is also effective as a parallel connection method of semiconductor switches. It has been confirmed that a good shared current can be obtained even if the filter capacitor in FIG. 3 is changed to a semiconductor switch.

【0039】以上、本発明の並列接続方法を3個のスイ
ッチ素子及びフイルタコンデンサを並列接続した例で説
明してきたが、スイッチ素子が4個以上である場合は、
それと一対にしてフイルタコンデンサを追加すればよ
い。また、フイルタコンデンサの総数がスイッチ素子の
総数と同じである必要は無い。フイルタコンデンサを分
割するのは、スイッチ素子とフイルタコンデンサ間の配
線を対称にするのが目的であり、電圧リップルを低減す
るためにフイルタコンデンサを追加することは差し支え
ない。
The parallel connection method of the present invention has been described above with reference to an example in which three switch elements and filter capacitors are connected in parallel. However, when the number of switch elements is four or more,
A filter capacitor may be added in pairs with it. Also, the total number of filter capacitors need not be the same as the total number of switch elements. The purpose of dividing the filter capacitor is to make the wiring between the switch element and the filter capacitor symmetrical, and it is possible to add a filter capacitor to reduce the voltage ripple.

【0040】図7は、本発明の単相インバータでの実施
例である。本発明のスタックを2個並列にして、各スタ
ックの出力端子6間に負荷を接続するのみで、単相イン
バータが構成できる。当然本スタックが3個あれば、3
相インバータが簡単な構成で実現でき、本スタックを並
列に接続すればさらに電流容量の大きなスイッチ回路あ
るいはインバータを実現できる。すなわち、スタックの
大きさを規格化しておき、スイッチ回路やインバータの
容量に合わせてスタックの並列数を選べが良いので、設
計や組立コストメリットも大きい。
FIG. 7 shows an embodiment of the single-phase inverter of the present invention. A single-phase inverter can be constructed only by connecting two stacks of the present invention in parallel and connecting a load between the output terminals 6 of each stack. Naturally, if there are 3 book stacks, 3
A phase inverter can be realized with a simple structure, and by connecting the stacks in parallel, a switch circuit or an inverter with a larger current capacity can be realized. That is, since the size of the stack is standardized and the number of parallel stacks can be selected according to the capacities of the switch circuit and the inverter, design and assembly cost advantages are also great.

【0041】以上、実施例はインバータで説明したが、
本発明は半導体スイッチの並列接続方法に関するもので
あり、その用途がインバータに限定されるものではな
い。例えば図2のスイッチS2,S4,S6を取り除
き、負荷のもう一方の端子をフイルタコンデンサのN側
端子に接続すればチョパー回路となる。この場合の半導
体スイッチの並列動作は先述と同様であり、チョパー回
路にも有効であることは明らかである。
In the above, the embodiment has been described by using the inverter.
The present invention relates to a parallel connection method for semiconductor switches, and its use is not limited to inverters. For example, if the switches S2, S4, S6 of FIG. 2 are removed and the other terminal of the load is connected to the N side terminal of the filter capacitor, a chopper circuit is formed. The parallel operation of the semiconductor switches in this case is similar to that described above, and it is clear that it is also effective for the chopper circuit.

【0042】[0042]

【発明の効果】本発明は、並列接続されたスイッチ素子
から見た配線のインダクタンスの均等化を実現し、フイ
ルタコンデンサの並列接続配線の自己インダクタンスと
相互インダクタンスの和が等しくなるようにして、並列
スイッチ素子の分担電流の均等化を実現している。した
がって、スイッチ素子の利用率が向上するので、装置の
構成の簡単化,小型化、あるいは信頼性の向上と共に、
組立コストの低減並びにスイッチ回路やインバータ装置
の小形化に効果がある。
As described above, the present invention realizes equalization of the wiring inductance seen from the switching elements connected in parallel, and makes the sum of the self-inductance and the mutual inductance of the parallel connection wiring of the filter capacitors equal to each other. The equalization of the shared current of the switch elements is realized. Therefore, the utilization factor of the switching element is improved, so that the configuration of the device is simplified, downsized, or the reliability is improved.
It is effective in reducing the assembly cost and miniaturizing the switch circuit and the inverter device.

【図面の簡単な説明】[Brief description of drawings]

【図1】第1の発明の並列組立図。FIG. 1 is a parallel assembly diagram of the first invention.

【図2】配線インダクタンスを考慮した時の並列回路。FIG. 2 shows a parallel circuit in consideration of wiring inductance.

【図3】第2の発明の並列組立図。FIG. 3 is a parallel assembly diagram of the second invention.

【図4】分担電流波形例。FIG. 4 shows an example of a shared current waveform.

【図5】従来の分担電流波形例。FIG. 5 shows a conventional shared current waveform example.

【図6】従来例の説明図。FIG. 6 is an explanatory diagram of a conventional example.

【図7】インバータでの実施例。FIG. 7 shows an embodiment using an inverter.

【符号の説明】[Explanation of symbols]

11〜13…フイルタコンデンサ、21〜23…モジュ
ール、31〜33…陽極端子、41〜43…陰極端子、
51〜53…スイッチ素子の直列接続点、6…並列接続
導体、71〜73…主回路配線、81,82…駆動回
路、S1〜S6…IGBT、D1〜D6…ダイオード、
1,M2…相互インダクタンス、L1〜L6…自己インダ
クタンス、C…給電導体、D…並列接続導体。
11-13 ... Filter capacitors, 21-23 ... Modules, 31-33 ... Anode terminals, 41-43 ... Cathode terminals,
51-53 ... Series connection points of switch elements, 6 ... Parallel connection conductors, 71-73 ... Main circuit wiring, 81, 82 ... Drive circuit, S1-S6 ... IGBT, D1-D6 ... Diode,
M 1, M 2 ... mutual inductance, L 1 ~L 6 ... self-inductance, C ... feed conductor, D ... parallel connection conductors.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 管野 和夫 茨城県日立市幸町三丁目1番1号 株式会 社日立製作所日立工場内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kazuo Kano 3-1-1, Saiwaicho, Hitachi-shi, Ibaraki Hitachi Ltd. Hitachi factory

Claims (16)

【特許請求の範囲】[Claims] 【請求項1】複数の半導体スイッチの陽極端子同志又は
陰極端子同志を各々並列接続導体で接続し、前記並列接
続導体と電源又は負荷との間を給電導体で接続する半導
体スイッチ回路において、前記電源に少なくとも2個以
上のフィルタコンデンサを並列接続し、前記半導体スイ
ッチの陽極端子又は陰極端子と前記フィルタコンデンサ
間を複数の給電導体で接続したことを特徴とする、半導
体スイッチ回路。
1. A semiconductor switch circuit in which anode terminals or cathode terminals of a plurality of semiconductor switches are respectively connected by parallel connection conductors, and the parallel connection conductors and a power supply or a load are connected by a power supply conductor, wherein the power supply is provided. A semiconductor switch circuit, wherein at least two or more filter capacitors are connected in parallel with each other, and the anode terminal or the cathode terminal of the semiconductor switch and the filter capacitor are connected by a plurality of feeding conductors.
【請求項2】複数の半導体スイッチの陽極端子同志又は
陰極端子同志を各々並列接続導体で接続し、前記並列接
続導体と電源又は負荷との間を給電導体で接続する半導
体スイッチ回路において、前記電源に、前記半導体スイ
ッチの並列数と同数か又はそれ以上のフィルタコンデン
サを並列接続し、前記半導体スイッチの各陽極端子又は
各陰極端子と前記各フィルタコンデンサ間を各々給電導
体で接続したことを特徴とする、半導体スイッチ回路。
2. A semiconductor switch circuit in which anode terminals or cathode terminals of a plurality of semiconductor switches are respectively connected by parallel connection conductors, and the parallel connection conductor and a power supply or a load are connected by a power supply conductor, wherein the power supply is provided. In the above, the same number or more filter capacitors as the number of parallel semiconductor switches are connected in parallel, and each anode terminal or each cathode terminal of the semiconductor switch and each filter capacitor are connected by a power supply conductor. A semiconductor switch circuit.
【請求項3】請求項2において、前記半導体スイッチの
陽極端子同志又は陰極端子同志の並列接続導体の少なく
とも一方が、前記半導体スイッチと前記フィルタコンデ
ンサ間の各給電導体で兼用されていることを特徴とす
る、半導体スイッチ回路。
3. The semiconductor switch according to claim 2, wherein at least one of the parallel connection conductors of the anode terminal and the cathode terminal of the semiconductor switch is also used as a power supply conductor between the semiconductor switch and the filter capacitor. The semiconductor switch circuit.
【請求項4】請求項の1から3において、前記半導体ス
イッチが2個直列接続されたモジュールであって、その
直列接続点が負荷に接続されていることを特徴とする、
半導体スイッチ回路。
4. The module according to any one of claims 1 to 3, wherein the two semiconductor switches are connected in series, and the series connection point is connected to a load.
Semiconductor switch circuit.
【請求項5】請求項4において、前記半導体スイッチの
一方の陽極端子及び他方の陰極端子と、前記フィルタコ
ンデンサの正極端子及び負極端子間の各々の給電導体を
添わせて配線したことを特徴とする、半導体スイッチ回
路。
5. The wiring according to claim 4, wherein one of the anode terminals and the other of the cathode terminals of the semiconductor switch and each of the positive and negative terminals of the filter capacitor are connected together. A semiconductor switch circuit.
【請求項6】請求項1から5において、前記半導体スイ
ッチの陽極又は陰極端子面と前記フィルタコンデンサの
端子面が平行な面に配置されていることを特徴とする、
半導体スイッチ回路。
6. The semiconductor device according to claim 1, wherein an anode or cathode terminal surface of the semiconductor switch and a terminal surface of the filter capacitor are arranged in parallel to each other.
Semiconductor switch circuit.
【請求項7】請求項1から5において、前記半導体スイ
ッチの陽極及び陰極端子面と前記フィルタコンデンサの
端子面がほぼ直角になるように配置したことを特徴とす
る、半導体スイッチ回路。
7. The semiconductor switch circuit according to claim 1, wherein the anode and cathode terminal surfaces of the semiconductor switch and the terminal surface of the filter capacitor are arranged substantially at right angles.
【請求項8】複数の半導体スイッチの陽極端子同志又は
陰極端子同志を各々並列接続導体で接続し、前記並列接
続導体と電源又は負荷との間を給電導体Cで接続する半
導体スイッチ回路において、 前記電源に少なくとも2個以上のフィルタコンデンサを
並列接続導体Dで接続して、前記半導体スイッチと前記
フィルタコンデンサ間を複数の給電導体で接続し、 前記並列接続導体Dと電源からの給電導体Cの接続部
を、並列接続導体Dの長手方向の中間点より一方に片寄
らせ、片寄らせたのとは反対側に給電導体Cを引出した
ことを特徴とする、フィルタコンデンサの並列接続方
法。
8. A semiconductor switch circuit in which anode terminals or cathode terminals of a plurality of semiconductor switches are respectively connected by parallel connection conductors, and the parallel connection conductors are connected to a power supply or a load by a power supply conductor C, At least two filter capacitors are connected to the power supply by parallel connection conductors D, and the semiconductor switch and the filter capacitor are connected by a plurality of power supply conductors, and the parallel connection conductor D and the power supply conductor C from the power supply are connected. The parallel connection method of filter capacitors, characterized in that the portion is biased to one side from an intermediate point in the longitudinal direction of the parallel connection conductor D, and the feeding conductor C is drawn out on the side opposite to the biased side.
【請求項9】請求項8において、前記並列フィルタコン
デンサの一方の端を1番目とし、他方の端をn番目とし
た時、前記給電導体Cの接続部が並列配線導体Dの1番
目と2番目のフィルタコンデンサの間にあって、その給
電導体Cがn番目のフィルタコンデンサの上を通ってい
ることを特徴とする、フィルタコンデンサの並列接続方
法。
9. The connecting portion of the feed conductor C according to claim 8, wherein one end of the parallel filter capacitor is the first end and the other end is the nth end. A parallel connection method of filter capacitors, characterized in that the feed conductor C is between the nth filter capacitors and passes over the nth filter capacitor.
【請求項10】請求項8及び9において、n番目のフィ
ルタコンデンサの前記並列配線導体Dと前記給電導体C
間の距離をWとすると、Wが70mm以下であることを
特徴とする、フィルタコンデンサの並列接続方法。
10. The parallel wiring conductor D and the feeding conductor C of an n-th filter capacitor according to claim 8 or 9.
A method of connecting filter capacitors in parallel, wherein W is 70 mm or less, where W is a distance between them.
【請求項11】請求項10において、前記並列配線導体
Dと給電導体C間の距離Wが、2番目からn番目の各フ
ィルタコンデンサ間で異なることを特徴とする、フィル
タコンデンサの並列接続方法。
11. The parallel connection method of filter capacitors according to claim 10, wherein a distance W between the parallel wiring conductor D and the feeding conductor C is different between the second to nth filter capacitors.
【請求項12】請求項1から11において、半導体スイ
ッチがIGBT又はMOS−FETの個別素子あるいは
モジュールであることを特徴とする、半導体スイッチ回
路。
12. A semiconductor switch circuit according to claim 1, wherein the semiconductor switch is an individual element or module of an IGBT or a MOS-FET.
【請求項13】直流電源に、直列接続された一対の半導
体スイッチが少なくとも2組以上並列に接続され、前記
一対の半導体スイッチの直列接続点間に負荷を接続する
インバータ装置において、 前記半導体スイッチがIGBT又はMOS−FET等の
高速スイッチング素子で、かつそれが少なくとも2個以
上の並列接続体であって、各々の陽極端子同志、又は陰
極端子同志のいずれか一方が並列接続導体6で接続さ
れ、かつ請求項1から請求項11のうちいずれかに記載
された接続法を用いたことを特徴とする、インバータ装
置。
13. An inverter device in which at least two pairs of semiconductor switches connected in series are connected in parallel to a DC power source, and a load is connected between the series connection points of the pair of semiconductor switches, wherein the semiconductor switches are A high-speed switching element such as an IGBT or a MOS-FET, which is a parallel connection body of at least two or more, and either one of the anode terminals or each of the cathode terminals is connected by a parallel connection conductor 6. An inverter device using the connection method according to any one of claims 1 to 11.
【請求項14】直列接続された一対の半導体スイッチを
少なくとも2組以上有し、その直列接続点が並列接続さ
れ、直列接続された半導体スイッチの一方の陽極端子と
他方の陰極端子が、並列接続された別々のフィルタコン
デンサに接続されていることを特徴とする、インバータ
装置の1相スタック。
14. A semiconductor switch having at least two pairs of semiconductor switches connected in series, the series connection points of which are connected in parallel, and one anode terminal and the other cathode terminal of the series connected semiconductor switches are connected in parallel. One-phase stack of inverter devices, characterized in that they are connected to separate filtered capacitors.
【請求項15】請求項14のスタックを2個以上並列に
接続したことを特徴とする、インバータ装置。
15. An inverter device comprising two or more stacks according to claim 14 connected in parallel.
【請求項16】少なくとも2個以上の半導体スイッチの
直列接続回路を単位スイッチング回路とし、前記単位ス
イッチング回路を複数個並列接続して、前記半導体スイ
ッチの接続点から負荷に電力を供給する構成のインバー
タ装置において、前記単位スイッチング回路の陽極端子
及び陰極端を給電導体でフィルタコンデンサ接続し、前
記フィルタコンデンサ同士を並列に電源に接続して構成
されることを特徴とするインバータ装置。
16. An inverter having a configuration in which a series connection circuit of at least two or more semiconductor switches is a unit switching circuit, and a plurality of the unit switching circuits are connected in parallel to supply electric power to a load from a connection point of the semiconductor switches. In the device, an anode device and a cathode end of the unit switching circuit are connected to a filter capacitor by a power supply conductor, and the filter capacitors are connected in parallel to a power source, and the inverter device is configured.
JP23592991A 1991-09-17 1991-09-17 Semiconductor switch circuit and inverter device Expired - Fee Related JP3277524B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP23592991A JP3277524B2 (en) 1991-09-17 1991-09-17 Semiconductor switch circuit and inverter device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23592991A JP3277524B2 (en) 1991-09-17 1991-09-17 Semiconductor switch circuit and inverter device

Publications (2)

Publication Number Publication Date
JPH0583954A true JPH0583954A (en) 1993-04-02
JP3277524B2 JP3277524B2 (en) 2002-04-22

Family

ID=16993329

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23592991A Expired - Fee Related JP3277524B2 (en) 1991-09-17 1991-09-17 Semiconductor switch circuit and inverter device

Country Status (1)

Country Link
JP (1) JP3277524B2 (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1072410C (en) * 1996-10-16 2001-10-03 株式会社日立制作所 Semiconductor power conversion apparatus
JP2004242468A (en) * 2003-02-07 2004-08-26 Toshiba Corp Power conversion apparatus
CN102484432A (en) * 2009-09-16 2012-05-30 罗伯特·博世有限公司 Power semiconductor module and power semiconductor circuit arrangement
JP2016123259A (en) * 2014-12-25 2016-07-07 富士電機株式会社 Semiconductor device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1072410C (en) * 1996-10-16 2001-10-03 株式会社日立制作所 Semiconductor power conversion apparatus
JP2004242468A (en) * 2003-02-07 2004-08-26 Toshiba Corp Power conversion apparatus
CN102484432A (en) * 2009-09-16 2012-05-30 罗伯特·博世有限公司 Power semiconductor module and power semiconductor circuit arrangement
JP2013504999A (en) * 2009-09-16 2013-02-07 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング Power semiconductor module and power semiconductor circuit device
JP2016123259A (en) * 2014-12-25 2016-07-07 富士電機株式会社 Semiconductor device

Also Published As

Publication number Publication date
JP3277524B2 (en) 2002-04-22

Similar Documents

Publication Publication Date Title
JP3424532B2 (en) Power converter
JP5317413B2 (en) Semiconductor switch and power converter using the semiconductor switch
US9722598B2 (en) Semiconductor device
JP4540714B2 (en) Converter circuit for switching of multiple switching voltage levels
JPS58112476A (en) Multilevel inverter
JP2007508792A (en) Converter circuit for switching multiple switching voltage levels
JP3147528B2 (en) Semiconductor switch
JPH11136954A (en) Three-level neutral point clamp-type inverter circuit
JP2006203974A (en) Wiring structure of power converter
US4612561A (en) Parallel-connected gate turn-off thyristors
JP2005216876A (en) Power semiconductor module
EP2852019B1 (en) Improvements in or relating to power modules for use in power transmission networks
JPH0583954A (en) Parallel connecting method of semiconductor switch and capacitor and switch circuit and inverter
JPH088394A (en) Main circuit configuration of high speed switching device
JP2004056984A (en) Power converting device
JPH08213890A (en) Drive circuit for voltage-driven transistor
JPH1141909A (en) Semiconductor module and power conversion device
JP2013106384A (en) Power conversion apparatus and current adjustment method for the same
JP6206090B2 (en) 3-level power converter
JP2002044960A (en) Power converter
JP3390679B2 (en) Inverter device
JP3275132B2 (en) Power converter
JPH06232714A (en) Power semiconductor circuit device
JPH04229079A (en) Parallel connecting method for semiconductor, switch circuit and inverter
JPH02294278A (en) Inverter device

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080215

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090215

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090215

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100215

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100215

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110215

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees