JPH0583220A - Time division multiplex circuit - Google Patents
Time division multiplex circuitInfo
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- JPH0583220A JPH0583220A JP24537991A JP24537991A JPH0583220A JP H0583220 A JPH0583220 A JP H0583220A JP 24537991 A JP24537991 A JP 24537991A JP 24537991 A JP24537991 A JP 24537991A JP H0583220 A JPH0583220 A JP H0583220A
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- circuits
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- Time-Division Multiplex Systems (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は時分割多重回路に関し、
特に音声ＰＣＭのように固定長のシリアルデータをパラ
レルデータに変換したのち時分割多重する時分割多重回
路に関する。BACKGROUND OF THE INVENTION The present invention relates to a time division multiplexing circuit,
In particular, the present invention relates to a time division multiplexing circuit for converting fixed length serial data into parallel data and then performing time division multiplexing like an audio PCM.
【０００２】[0002]
【従来の技術】従来、この種のシリアルデータをパラレ
ルデータに変換したのち時分割多重する時分割多重回路
は、多重数と同数のデータ長分のシフトレジスタ回路
と、多重数と同数のデータ長分のレジスタ回路と、多重
数から１つを選択するセレクタ回路とにより構成されて
いる。2. Description of the Related Art Conventionally, a time-division multiplexing circuit for converting serial data of this kind into parallel data and then time-division-multiplexing the data has a shift register circuit having a data length equal to the number of multiplexing and a data length equal to the number of multiplexing. Minute register circuit and a selector circuit for selecting one from the multiplex number.
【０００３】図４は従来の時分割多重回路の一例を示す
ブロック図である。図中、２１，〜２２は複数のシフト
レジスタ、２３，〜２４はシフトレジスタと同数のレジ
スタ回路、２５はレジスタ回路２３，〜２４のうちの１
つのレジスタ回路の出力データを選択するセレクタ回路
である。FIG. 4 is a block diagram showing an example of a conventional time division multiplexing circuit. In the figure, 21 to 22 are a plurality of shift registers, 23 to 24 are the same number of register circuits as the shift registers, and 25 is one of the register circuits 23 to 24.
It is a selector circuit that selects output data of one register circuit.
【０００４】時分割多重回路の入力２６，〜２７から入
力するデータ列はクロック２８によりシフトレジスタ２
１，〜２２に順次シフト動作で取り込まれる。このシフ
トレジスタ２１，〜２２は音声ＰＣＭのような固定長の
データ列をデータ長分取り込むことが可能とする。シフ
トレジスタ２１，〜２２にデータがデータ長分取り込ま
れた後、各シフトレジスタ２１，〜２２のデータはそれ
ぞれレジスタ回路２３，〜２４にロードクロック２９に
より取り込まれる。このレジスタ回路２３，〜２４もシ
フトレジスタ２１，〜２２と同じ量のデータを取り込む
ことができる。レジスタ回路２３，〜２４に取り込まれ
たデータはセレクタ回路２５により順次パラレルデータ
出力３０が選択出力される。A data string input from the inputs 26, 27 of the time division multiplexing circuit is input to the shift register 2 by the clock 28.
1 to 22 are sequentially taken in by the shift operation. The shift registers 21 to 22 can take in a fixed length data string such as a voice PCM for the data length. After the data of the data length is loaded into the shift registers 21 to 22, the data of the shift registers 21 to 22 are loaded into the register circuits 23 to 24 by the load clock 29. The register circuits 23 to 24 can also capture the same amount of data as the shift registers 21 to 22. The parallel data output 30 is sequentially selected and output by the selector circuit 25 from the data taken into the register circuits 23 to 24.
【０００５】図３は一般的な時分割多重回路の入出力デ
ータのタイムチャートである。図中、入力１，２，３は
図４のシリアルデータ入力２６，〜２７に対応し、出力
１，２，３は図４のパラレルデータ出力３０に対応す
る。図３では説明を簡単にするために、入力する各デー
タ列のデータ長を３ビット，時分割多重回路の多重数を
３多重とする。順次入力するデータは図３に示すよう
に、３ビット長のシリアルデータ（例えば入力１の
ａ0 ，ａ1 ，ａ2）として時分割多重回路に入力する。
同じ入力したシリアルデータの３ビットを同時刻にパラ
レルデータとして順次出力１，２，３に出力することで
時分割多重を実現する。FIG. 3 is a time chart of input / output data of a general time division multiplexing circuit. In the figure, inputs 1, 2 and 3 correspond to the serial data inputs 26 to 27 of FIG. 4, and outputs 1, 2 and 3 correspond to the parallel data output 30 of FIG. In FIG. 3, in order to simplify the description, the data length of each input data string is 3 bits, and the number of times of the time division multiplexing circuit is 3. As shown in FIG. 3, the data to be sequentially input is input to the time division multiplexing circuit as 3-bit length serial data (for example, a 0 , a 1 , a 2 of input 1).
Time-division multiplexing is realized by sequentially outputting 3 bits of the same input serial data as parallel data at the same time to outputs 1, 2, and 3.
【０００６】[0006]
【発明が解決しようとする課題】上述した従来の時分割
多重回路は、多重数をＮ，データ列のデータ長をＢとす
ると、Ｎ×Ｂの２倍の数のフリップフロップ回路が必要
となる。従って、Ｎの数を大きくすると、回路が巨大と
なるという欠点があり、回路量削減の工夫が望まれる。In the conventional time division multiplexing circuit described above, when the number of multiplexing is N and the data length of the data string is B, the number of flip-flop circuits twice N × B is required. .. Therefore, if the number of N is increased, the circuit becomes huge, and it is desired to devise a method for reducing the circuit amount.
【０００７】[0007]
【課題を解決するための手段】本発明の時分割多重回路
は、フリップフロップ回路と２−１セレクタ回路とから
なるブロックを正方行列状に配置し、行列の行方向に配
置された前記フリップフロップ回路を前記各２−１セレ
クタ回路を介してシフトレジスタ状に１つおきに接続
し、前記各２−１セレクタ回路の残りの入力と前記正方
行列の対角線上に位置する前記２−１セレクタ回路の入
力とを接続し、すべての前記２−１セレクタ回路の選択
信号により行方向の前記フリップフロップ回路がシフト
レジスタとして動作すると共に前記正方行列の対角線上
の対称位置の前記フリップフロップ回路間のデータの入
れ換えを行い、入力データが前記行列の右から２番目の
列になるまでシフト動作させ、次に前記行列の対角線上
の対称位置の前記フリップフロップ回路間でデータが入
れ換わるように制御し、この選択制御動作を繰り返すこ
とを特徴とする。In the time division multiplexing circuit of the present invention, blocks comprising flip-flop circuits and 2-1 selector circuits are arranged in a square matrix and the flip-flops are arranged in the row direction of the matrix. The circuits are connected to each other in the form of a shift register via the respective 2-1 selector circuits, and the remaining inputs of the respective 2-1 selector circuits and the 2-1 selector circuits located on the diagonal of the square matrix. , And the flip-flop circuits in the row direction operate as shift registers in response to the selection signals of all the 2-1 selector circuits and data between the flip-flop circuits at symmetrical positions on the diagonal line of the square matrix. And shift the input data until the input data is the second column from the right of the matrix, and then shifts the matrix at diagonally symmetrical positions of the matrix. Controlled so that data is interchanged between flop circuit, and repeating the selection control operation.
【０００８】または、フリップフロップ回路と２−１セ
レクタ回路とからなるブロックを正方行列状に配置し、
行列の列方向に配置された前記フリップフロップ回路を
前記各２−１セレクタ回路を介してシフトレジスタ状に
１つおきに接続し、前記各２−１セレクタ回路の残りの
入力と前記正方行列の対角線上に位置する前記２−１セ
レクタ回路の入力とを接続し、すべての前記２−１セレ
クタ回路の選択信号により列方向の前記フリップフロッ
プ回路がシフトレジスタとして動作すると共に前記正方
行列の対角線上の対称位置の前記フリップフロップ回路
間のデータの入れ換えを行い、入力データが前記行列の
下から２番目の行になるまでシフト動作させ、次に前記
行列の対角線上の対称位置の前記フリップフロップ回路
間でデータが入れ換わるように制御し、この選択制御動
作を繰り返すことを特徴とする。Alternatively, blocks composed of a flip-flop circuit and a 2-1 selector circuit are arranged in a square matrix,
Every other flip-flop circuit arranged in the column direction of the matrix is connected like a shift register through the respective 2-1 selector circuits, and the remaining inputs of the respective 2-1 selector circuits and the square matrix are connected. The inputs of the 2-1 selector circuits located on the diagonal line are connected, and the flip-flop circuits in the column direction operate as shift registers according to the selection signals of all the 2-1 selector circuits, and the diagonal lines of the square matrix are connected. Data is exchanged between the flip-flop circuits at the symmetrical positions, the input data is shifted until the second row from the bottom of the matrix, and then the flip-flop circuits at the symmetrical positions on the diagonal line of the matrix. It is characterized in that control is performed so that data is exchanged between them, and this selection control operation is repeated.
【０００９】もしくは、複数の請求項１または２記載の
時分割多重回路と、前記各時分割多重回路の出力を更に
時分割多重するセレクタ回路とを備えることを特徴とす
る。Alternatively, it is characterized by comprising a plurality of time division multiplexing circuits according to claim 1 or 2, and a selector circuit for further time division multiplexing the output of each time division multiplexing circuit.
【００１０】[0010]
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の時分割多重回路の一実施例を示すブ
ロック図である。簡単のために、データ長３ビットのシ
リアルデータを３多重する時分割多重回路とする。本実
施例のタイムチャートは図３となる。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the time division multiplexing circuit of the present invention. For the sake of simplicity, a time division multiplexing circuit that multiplexes serial data having a data length of 3 bits by 3 is used. The time chart of this embodiment is shown in FIG.
【００１１】図１において、１１は２−１セレクタ回
路、１２はフリップフロップ回路、１３，１４，１５は
シリアルデータ入力、１６はクロック、１７はセレクタ
回路の選択信号、１８，１９，２０は時分割多重された
パラレルデータ出力である。In FIG. 1, 11 is a 2-1 selector circuit, 12 is a flip-flop circuit, 13, 14 and 15 are serial data inputs, 16 is a clock, 17 is a selector circuit selection signal, and 18, 19 and 20 are hours. It is parallel data output that is divided and multiplexed.
【００１２】２−１セレクタ回路１１とフリップフロッ
プ回路１２とからなるブロックを、３×３の正方行列状
に配置し、各ブロック間の接続は、図１に示すように横
方向に隣り合ったブロック間を接続すると共に、右上の
ブロックと対角線上の位置のブロックの２−１セレクタ
回路へはそれぞれ同一信号が入力され、選択信号１７で
横方向のシフトレジスタ動作と、対角線上に位置するブ
ロック間のデータの配置換え動作のどちらかが指定され
る。Blocks each consisting of a 2-1 selector circuit 11 and a flip-flop circuit 12 are arranged in a 3 × 3 square matrix, and the connections between the blocks are laterally adjacent to each other as shown in FIG. While connecting the blocks, the same signal is input to the 2-1 selector circuits of the block on the upper right and the block on the diagonal line, and the horizontal shift register operation is performed by the selection signal 17 and the block located on the diagonal line. Either the data rearrangement operation between the two is designated.
【００１３】続いて本実施例の時分割多重回路の動作に
ついて説明する。図２は図１における動作を説明するた
めの図で、図１の本実施例の各フリップフロップ回路が
保持するデータを簡易的に示したものであり、図３のタ
イムチャートに従いデータが入出力する。Next, the operation of the time division multiplexing circuit of this embodiment will be described. FIG. 2 is a diagram for explaining the operation in FIG. 1, which simply shows the data held by each flip-flop circuit of the present embodiment of FIG. 1, and the data is input / output according to the time chart of FIG. To do.
【００１４】図２において、行列１は初期状態を示す。
ここで、すべての行列要素が０であるのは、有効データ
が時分割多重回路内に全く無いことを表している。行列
２および行列３はデータのシフト動作を表す。図１にお
ける各２−１セレクタ回路１１が上側の入力を選ぶよう
に選択信号１７を設定する。行列４は２−１セレクタ回
路１１がすべて下側の入力を選ぶように選択信号１７を
設定したときの状態を示す。この設定を行わずにそのま
まシフト動作をさせると、行列Ａとなる。行列Ａと行列
４の関係は、右上からの対角線に対し各行列要素が線対
称となっている。行列４でデータの入れ換えを行った
後、行列５のように再びシフト動作をさせることによっ
て時分割多重を実現する。In FIG. 2, matrix 1 shows the initial state.
Here, the fact that all the matrix elements are 0 means that there is no valid data in the time division multiplexing circuit. Matrix 2 and matrix 3 represent data shift operations. The selection signal 17 is set so that each 2-1 selector circuit 11 in FIG. 1 selects the upper input. Matrix 4 shows the state when the selection signal 17 is set so that all the 2-1 selector circuits 11 select the lower input. If the shift operation is performed without making this setting, the matrix A is obtained. Regarding the relationship between the matrix A and the matrix 4, each matrix element is line-symmetric with respect to the diagonal line from the upper right. After the data is exchanged in the matrix 4, the shift operation is performed again as in the matrix 5 to realize time division multiplexing.
【００１５】なお、本発明の時分割多重回路を複数用意
し、各時分割多重回路の出力をセレクタ回路で更に時分
割多重することも可能である。It is also possible to prepare a plurality of time-division multiplexing circuits of the present invention and further subject the outputs of each time-division multiplexing circuit to time-division multiplexing by the selector circuit.
【００１６】また、行列の対称軸となる対角成分をフリ
ップフロップ回路に接続された２−１セレクタ回路は、
シフト動作と配置換え動作では同一のフリップフロップ
回路のデータとなるため、削除しても良い。Further, the 2-1 selector circuit, in which the diagonal component which is the axis of symmetry of the matrix is connected to the flip-flop circuit,
Since the data of the same flip-flop circuit is used in the shift operation and the rearrangement operation, they may be deleted.
【００１７】[0017]
【発明の効果】以上説明したように本発明の時分割多重
回路は、２−１セレクタ回路とフリップフロップ回路と
を正方行列状に配置し、各フリップフロップ回路にシフ
ト動作とデータの入れ換え動作を繰り返すことにより時
分割多重を行うようにしたので、多重数をＮ，データ長
をＢとすると、Ｎ×Ｂ個のフリップフロップ回路で実現
でき、従来の時分割多重回路におけるフリップフロップ
回路数の１／２で時分割多重化が実現でき、ハードウェ
ア量を削減できるという効果を有する。As described above, in the time division multiplexing circuit of the present invention, the 2-1 selector circuit and the flip-flop circuit are arranged in a square matrix, and each flip-flop circuit performs the shift operation and the data exchange operation. Since time division multiplexing is performed by repeating the above, assuming that the number of multiplexing is N and the data length is B, it can be realized by N × B flip-flop circuits, which is one of the number of flip-flop circuits in the conventional time division multiplexing circuit. / 2 realizes time-division multiplexing, and has the effect of reducing the amount of hardware.
【図１】本発明の時分割多重回路の一実施例を示すブロ
ック図である。FIG. 1 is a block diagram showing an embodiment of a time division multiplexing circuit of the present invention.
【図２】図１における動作を説明するための図である。FIG. 2 is a diagram for explaining the operation in FIG.
【図３】一般的な時分割多重回路の入出力データのタイ
ムチャートである。FIG. 3 is a time chart of input / output data of a general time division multiplexing circuit.
【図４】従来の時分割多重回路の一例を示すブロック図
である。FIG. 4 is a block diagram showing an example of a conventional time division multiplexing circuit.
１１ ２−１セレクタ回路 １２ フリップフロップ回路 １３，〜１５，２６，２７ シリアルデータ入力 １６，２８ クロック １７ 選択信号 １８，〜２０，３０ パラレルデータ出力 ２１，２２ シフトレジスタ回路 ２３，２４ レジスタ回路 ２５ セレクタ回路 ２９ ロードクロック 11 2-1 Selector circuit 12 Flip-flop circuit 13, ~ 15, 26, 27 Serial data input 16, 28 Clock 17 Selection signal 18, ~ 20, 30 Parallel data output 21, 22 Shift register circuit 23, 24 Register circuit 25 Selector Circuit 29 Road clock
Claims (3)
回路とからなるブロックを正方行列状に配置し、行列の
行方向に配置された前記フリップフロップ回路を前記各
２−１セレクタ回路を介してシフトレジスタ状に１つお
きに接続し、前記各２−１セレクタ回路の残りの入力と
前記正方行列の対角線上に位置する前記２−１セレクタ
回路の入力とを接続し、すべての前記２−１セレクタ回
路の選択信号により行方向の前記フリップフロップ回路
がシフトレジスタとして動作すると共に前記正方行列の
対角線上の対称位置の前記フリップフロップ回路間のデ
ータの入れ換えを行い、入力データが前記行列の右から
２番目の列になるまでシフト動作させ、次に前記行列の
対角線上の対称位置の前記フリップフロップ回路間でデ
ータが入れ換わるように制御し、この選択制御動作を繰
り返すことを特徴とする時分割多重回路。1. A block including a flip-flop circuit and a 2-1 selector circuit is arranged in a square matrix, and the flip-flop circuits arranged in a row direction of the matrix are shifted through each of the 2-1 selector circuits. Every other 2-1 selector circuit is connected in the form of a register, and the remaining inputs of the respective 2-1 selector circuits are connected to the inputs of the 2-1 selector circuits located on the diagonal of the square matrix. The flip-flop circuit in the row direction operates as a shift register by the selection signal of the selector circuit, and data is exchanged between the flip-flop circuits at symmetrical positions on the diagonal of the square matrix, and input data is input from the right of the matrix. The shift operation is performed until the second column, and then data is exchanged between the flip-flop circuits at symmetrical positions on the diagonal line of the matrix. The time-division multiplexing circuit is characterized by repeating the selection control operation as described above.
回路とからなるブロックを正方行列状に配置し、行列の
列方向に配置された前記フリップフロップ回路を前記各
２−１セレクタ回路を介してシフトレジスタ状に１つお
きに接続し、前記各２−１セレクタ回路の残りの入力と
前記正方行列の対角線上に位置する前記２−１セレクタ
回路の入力とを接続し、すべての前記２−１セレクタ回
路の選択信号により列方向の前記フリップフロップ回路
がシフトレジスタとして動作すると共に前記正方行列の
対角線上の対称位置の前記フリップフロップ回路間のデ
ータの入れ換えを行い、入力データが前記行列の下から
２番目の行になるまでシフト動作させ、次に前記行列の
対角線上の対称位置の前記フリップフロップ回路間でデ
ータが入れ換わるように制御し、この選択制御動作を繰
り返すことを特徴とする時分割多重回路。2. A block composed of a flip-flop circuit and a 2-1 selector circuit is arranged in a square matrix, and the flip-flop circuits arranged in the column direction of the matrix are shifted through each of the 2-1 selector circuits. Every other 2-1 selector circuit is connected in the form of a register, and the remaining inputs of the respective 2-1 selector circuits are connected to the inputs of the 2-1 selector circuits located on the diagonal of the square matrix. The flip-flop circuit in the column direction operates as a shift register in response to a selection signal of the selector circuit, and data is exchanged between the flip-flop circuits at symmetrical positions on the diagonal line of the square matrix, and input data is input from the bottom of the matrix. The shift operation is performed until the second row, and then data is exchanged between the flip-flop circuits at symmetrical positions on the diagonal line of the matrix. The time-division multiplexing circuit is characterized by repeating the selection control operation as described above.
重回路と、前記各時分割多重回路の出力を更に時分割多
重するセレクタ回路とを備えることを特徴とする時分割
多重回路。3. A time division multiplexing circuit comprising a plurality of time division multiplexing circuits according to claim 1 or 2, and a selector circuit for further time division multiplexing the output of each time division multiplexing circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24537991A JPH0583220A (en) | 1991-09-25 | 1991-09-25 | Time division multiplex circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24537991A JPH0583220A (en) | 1991-09-25 | 1991-09-25 | Time division multiplex circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583220A true JPH0583220A (en) | 1993-04-02 |
Family
ID=17132786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24537991A Pending JPH0583220A (en) | 1991-09-25 | 1991-09-25 | Time division multiplex circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0583220A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0327623A (en) * | 1989-03-13 | 1991-02-06 | American Teleph & Telegr Co <Att> | Method and equipment of bidirectional conversion between different bit stream forms |
-
1991
- 1991-09-25 JP JP24537991A patent/JPH0583220A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0327623A (en) * | 1989-03-13 | 1991-02-06 | American Teleph & Telegr Co <Att> | Method and equipment of bidirectional conversion between different bit stream forms |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981124 |