JPH0582983B2 - - Google Patents
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Description
【発明の詳細な説明】
<産業上の利用分野>
本発明は三次元能動層積層構造を有する半導体
記憶素子に関するもので、チツプ面積を増加させ
ることなく、かつ単位面積当りの記憶容量を減少
させることなく、素子のアクセスタイムを従来の
素子のもつスピードの倍以上に向上させ、更には
スルーホールによる層間の縦配線により遅延を減
少させ、かつ従来の素子の設計とほぼ同等の労力
で実現出来る素子構造を持つ半導体記憶素子に関
するものである。[Detailed Description of the Invention] <Industrial Application Field> The present invention relates to a semiconductor memory element having a three-dimensional active layer stacked structure, which reduces the memory capacity per unit area without increasing the chip area. This technology improves device access time to more than double the speed of conventional devices, reduces delays through vertical wiring between layers using through-holes, and can be achieved with almost the same amount of effort as conventional device design. The present invention relates to a semiconductor memory element having an element structure.
<従来の技術>
近年、半導体記憶素子のアクセスタイムの高速
化が計られてきた。しかし素子の特性向上はプロ
セス技術の進歩に大きく依存しており、常に新し
い技術開発を要求されている。他方、従来のプロ
セス技術に基づくスピードアツプは、現在のとこ
ろ記憶素子を2つ以上用い、外部よりこれらの記
憶素子を制御する回路を付加して構成することに
より半導体記憶素子のアクセスタイムを倍以上の
スピードに高速化する手法(インタリーブ方式)
が採られている。この構成の概略を第2図に示
す。ここで1は、アドレス信号を2つの記憶素子
へ振り分ける回路とアドレスレジスタが含まれて
いる。2は、振り分けられたアドレス入力により
記憶素子を選択するチツプ選択の制御部である。
3,4は各々半導体記憶素子で、DRAM,
SRAM,EEPROM,EPROMやマスクROM等
である。5はデータ制御部で、書き込みや読み出
し時のデータを2つの記憶素子へ振り分ける回路
とデータレジスタ及び2つの記憶素子からのデー
タを選択合流する回路より構成される。<Prior Art> In recent years, efforts have been made to speed up the access time of semiconductor memory elements. However, improvements in device characteristics are highly dependent on advances in process technology, and new technology development is always required. On the other hand, speed-up based on conventional process technology currently involves using two or more memory elements and adding a circuit to control these memory elements from the outside, thereby more than doubling the access time of semiconductor memory elements. A method to increase the speed to (interleaving method)
is taken. An outline of this configuration is shown in FIG. Here, 1 includes a circuit for distributing address signals to two storage elements and an address register. Reference numeral 2 denotes a chip selection control unit that selects a memory element based on the distributed address input.
3 and 4 are semiconductor memory elements, DRAM,
These include SRAM, EEPROM, EPROM, and mask ROM. Reference numeral 5 denotes a data control unit, which includes a circuit that distributes data during writing or reading to two storage elements, a data register, and a circuit that selectively combines data from the two storage elements.
<発明が解決しようとする問題点>
この方式では半導体記憶素子が2つ以上、かつ
制御部を付加する為、1,2,5が仮に1チツプ
化されたとしても3チツプ以上の構成となる。ま
た、各チツプを1チツプ化すると、チツプサイズ
は大きくなるか或いは記憶容量を減少させるとい
う欠点が生じる。<Problems to be Solved by the Invention> In this method, two or more semiconductor memory elements and a control section are added, so even if 1, 2, and 5 were combined into one chip, the configuration would be three or more chips. . Further, if each chip is made into one chip, the chip size becomes large or the storage capacity is reduced.
本発明は上記諸点に鑑み、従来の記憶素子の記
憶容量を減少させず、チツプ面積をほとんど増加
させることなく、素子の持つアクセスタイムを倍
以上に高速化し、かつ設計に費やす労力が従来の
記憶素子1個分にかかつた労力とほぼ同じ程度で
実現できる三次元的能動層積層構造による半導体
記憶素子を提供することを目的として成されたも
のである。 In view of the above points, the present invention has been developed to more than double the access time of a conventional memory element without reducing its storage capacity or increasing its chip area, and to reduce the amount of effort required for design compared to conventional memory elements. The purpose of this invention is to provide a semiconductor memory element with a three-dimensional active layer stack structure that can be realized with approximately the same amount of labor as required for one element.
<問題点を解決するための手段>
上記目的を達成するため、本発明の半導体記憶
素子は、インタリーブ方式の半導体記憶素子であ
つて、各々同一パターンのメモリセルアレイが形
成された第1能動層と第2能動層とが積層されて
おり、上記2つのメモリセルアレイのビツトライ
ン列が、絶縁膜を介して上記第1能動層と第2能
動層との間にビーム照射により多結晶シリコンを
再結晶化して形成されたSOI構造の第3能動層中
に形成されており、かつ、上記各能動層間がスル
ーホールを介して電気的接続されていることを特
徴とし、単結晶シリコン基板上に形成した能動層
のみならず、絶縁層を介しその上部に多結晶シリ
コンをビーム照射により再結晶化し、能動層が三
次元的SOI(Silicon On Insulator)構造により積
層構造により成され、回路的に若干の追加、修正
を加えるだけで、1チツプで従来の二次元的に実
現した半導体記憶素子とほぼ同一のチツプサイ
ズ、同一の記憶容量で、かつ倍以上のスピードで
アクセス可能な半導体記憶素子が提供される。<Means for Solving the Problems> In order to achieve the above object, the semiconductor memory element of the present invention is an interleaved type semiconductor memory element, and includes a first active layer in which memory cell arrays each having the same pattern are formed, and A second active layer is stacked, and the bit line arrays of the two memory cell arrays are placed between the first active layer and the second active layer via an insulating film to recrystallize the polycrystalline silicon by beam irradiation. The active layer is formed in a third active layer of an SOI structure formed using a single-crystal silicon substrate, and each of the active layers is electrically connected via a through hole. In addition to the layers, polycrystalline silicon is recrystallized by beam irradiation on top of the insulating layer, and the active layer is made of a three-dimensional SOI (Silicon On Insulator) structure with a laminated structure, with some additions to the circuit. By simply making modifications, a single chip semiconductor memory element can be provided that has approximately the same chip size, the same storage capacity, and can be accessed at more than twice the speed as a conventional two-dimensionally realized semiconductor memory element.
<実施例>
以下、図面を参照して本発明の実施例について
説明する。<Examples> Examples of the present invention will be described below with reference to the drawings.
本発明の原理は前述のように2つ以上の半導体
記憶素子を用いて各々の入出力を制御する場合と
同様である。第2図に示すように、メモリ素子を
2つ用いた場合、アクセススピードは最高2倍に
高速化される。まず読み出しの場合、第2図に示
すADRINよりアドレス入力がされる。1に入つ
たアドレスデータは、アドレスデータを2つのメ
モリプレーンのデコーダへ入力するため振り分け
られる。例えば、1番目の番地のアドレスデータ
はメモリ3のアドレス入力へ、2番目の番地のア
ドレスデータはメモリ4のアドレス入力へ、ある
いはその逆に、1番目のアドレスデータはメモリ
4のアドレス入力、2番目のアドレスデータはメ
モリ3のアドレス入力へと振り分けてもよい。こ
のように、ADRINから入力されたアドレスデー
タは順次3,4のメモリのアドレス入力へ振り分
けられる。但し、1はレジスタを持つているの
で、振り分けられたアドレスデータを出力が確定
するまで必要な時間だけ保持されている。このよ
うに各々のメモリプレーンへ入力されるアドレス
データは、この時点では従来のメモリがアクセス
するのに必要な時間分入力されていることにな
り、メモリ3,4は、それ自身を見れば、従来の
メモリが実現した最高速でのアクセスを行なつて
いる。メモリ3,4から各々出力されたデータ
は、5のデータ制御部で、アドレス入力の順番通
りに確定データを取り出しDOUTより出力する。書
き込みの場合も同様であるが、読み出しの場合と
異なる点は、5で書き込みデータを振り分ける動
作と振り分けられたデータをレジスタで保持する
動作が必要となる点である。ここでデータを保持
される時間は各メモリ3,4が書き込みに必要と
する最小の時間でよい。書き込みの場合もメモリ
3,4は各々従来の半導体記憶素子の最高速のア
クセスタイムで動作している。 The principle of the present invention is the same as described above when using two or more semiconductor memory elements and controlling the input and output of each. As shown in FIG. 2, when two memory elements are used, the access speed can be doubled at most. First, in the case of reading, an address is input from ADR IN shown in FIG. The address data entered in memory plane 1 is distributed in order to input the address data to the decoders of the two memory planes. For example, the address data at the first address goes to the address input of memory 3, the address data at the second address goes to the address input of memory 4, or vice versa. The th address data may be distributed to the address input of the memory 3. In this way, the address data input from ADR IN is sequentially distributed to address inputs of three and four memories. However, since 1 has a register, the allocated address data is held for the necessary time until the output is determined. In this way, the address data input to each memory plane has been input for the time required for conventional memory to access at this point, and looking at the memories 3 and 4 themselves, It provides access at the highest speed achieved by conventional memory. From the data output from the memories 3 and 4, a data control section 5 takes out the finalized data in the order of address input and outputs it from D OUT . The same applies to writing, but the difference from reading is that 5 requires an operation to allocate the write data and an operation to hold the allocated data in a register. Here, the time for which data is held may be the minimum time required for each memory 3, 4 for writing. In the case of writing, each of the memories 3 and 4 operates at the fastest access time of a conventional semiconductor memory element.
以上の説明を具体的に示すため、読み出し時と
書き込み時のタイミングチヤートを第3図、第4
図に示す。第3図が読み出しの場合で、従来の半
導体記憶素子と比較して示してある。(a)が従来の
メモリの読み出し、(b)が本発明のメモリの読み出
しである。第4図が書き込みの場合で、第3図と
同様、従来の半導体記憶素子と比較して示してあ
る。(a)が従来のメモリの書き込み、(b)が本発明の
メモリの書き込みである。第3図及び第4図で示
すようにどちらもADRIN、DOUT及びADRIN、DIN
に注目すると、同一時間内で読み出し書き込みの
回数は、本発明の場合、従来の倍の回数で行なわ
れている。つまり、メモリプレーンを2層用いた
場合はアクセススピードが最高2倍、3層で最高
3倍に高速化される。しかし、個々のメモリは従
来のアクセスタイムと同じ速さで動作している。
つまり、読み出しの場合も書き込みの場合も、
A3IN、D3OUT、A4IN、D4OUT及びA3IN、D3IN、A4IN、
D4INは従来のメモリの動作と同じアクセスタイム
で動作している。 To specifically illustrate the above explanation, timing charts for reading and writing are shown in Figures 3 and 4.
As shown in the figure. FIG. 3 shows the case of reading and is shown in comparison with a conventional semiconductor memory element. (a) shows reading from a conventional memory, and (b) shows reading from a memory according to the present invention. FIG. 4 shows the case of writing, and similarly to FIG. 3, it is shown in comparison with a conventional semiconductor memory element. (a) shows writing in the conventional memory, and (b) shows writing in the memory of the present invention. As shown in Figures 3 and 4, both ADR IN , D OUT and ADR IN , D IN
Focusing on this, in the case of the present invention, the number of times of reading and writing within the same time is twice as many as in the conventional case. In other words, if two layers of memory planes are used, the access speed can be up to twice as high, and if three layers are used, the access speed can be up to three times faster. However, individual memories are operating at the same speed as traditional access times.
In other words, for both reading and writing,
A 3IN , D 3OUT , A 4IN , D 4OUT and A 3IN , D 3IN , A 4IN ,
D4IN operates with the same access time as conventional memory.
本発明では前記の原理に基づき、三次元的SOI
能動層の積層構造による一実施例として、能動層
を3層積層した半導体記憶素子の1つとして2重
インタリーブ方式メモリをあげる。第1図がその
構造の概略図である。第1の能動層21は単結晶
シリコン基板で、トランジスタは全て
NMOSFETで形成し、第2の能動層22は、第
1の能動層21にNMOSFET及び配線など回路
パターンを施した後、絶縁層を形成し、その上部
にSOI構造でビーム照射により多結晶シリコンを
再結晶化して形成した能動層で、PMOSFETを
形成している。第2の能動層22に回路パターン
を形成し、更にその上部に絶縁層を介し第2の能
動層を形成したのと同様にSOI構造により第3の
能動層23を形成し、そこにNMOSFET及び配
線などの回路パターンを配置形成している。第1
と第2の能動層間の結線及び第2と第3の能動層
間の結線は、スルーホールにより縦配線されてい
る。6,7は各々NMOSFETで構成したメモリ
セルアレイ(メモリプレーン)である。8はメモ
リプレーン6及び7のビツトライン列が走つてい
る。9,9′,9″はアドレス入力バツフアで、第
1、第2、第3の能動層3層にまたがつて形成さ
れている。10,10′,10″はデータ入出力バ
ツフアで、これも能動層3層にまたがつて形成さ
れている。入力及び出力バツフアは6,7の両メ
モリプレーンに共通である。11、11′はロウ
デコーダで、第1、第2の能動層で形成され、メ
モリプレーン7のロウデコーダである。同様に、
14,14′もロウデコーダで、第2、第3の能
動層で形成され、メモリプレーン6のロウデコー
ダである。12,12′はカラムデコーダで、第
1、第2の能動層で形成され、メモリプレーン7
用のカラムデコーダである。同様に、15,1
5′は第2、第3の能動層で形成されたメモリプ
レーン6用のカラムデコーダである。13,1
3′は、第1、第2の能動層で形成されたメモリ
プレーン7用のアドレスデータを選択し、かつメ
モリプレーン7用のデコーダに入力されるアドレ
スデータを、出力データが確定するまで、或いは
入力データが対応したアドレスのメモリセルに書
き込まれるまでの時間保持するためのアドレスレ
ジスタである。同様に、16,16′はメモリプ
レーン6用のアドレスレジスタで、第2、第3の
能動層で形成されている。17,17′はメモリ
プレーン7用のセンスアンプ(バツフア)で、第
1、第2の能動層で形成されている。同様に、1
8,18′はメモリプレーン6用のセンスアンプ
(バツフア)で、第2、第3の能動層で形成され
ている。19,19′,19″は、9,9′,9″か
らのアドレスデータを順次振り分けるアドレス入
力制御、及び書き込み、読み出し時のデータ入力
あるいはデータ出力に係わるデータ入出力制御用
の制御信号発生部であり、第1、第2、第3の能
動層にわたつて形成されている。20,20′,
20″は、各々のメモリプレーンからのデータ出
力を順次アドレス順につなぎ合せる、或いは各々
のメモリプレーンへの書き込みのデータ入力を対
応したアドレス順にデータを振り分けるためのデ
ータ入出力制御部で、第1、第2、第3の3つの
能動層にわたつて形成されている。 In the present invention, based on the above principle, three-dimensional SOI
As an example of a stacked structure of active layers, a double interleave type memory is cited as one of the semiconductor memory elements in which three active layers are stacked. FIG. 1 is a schematic diagram of its structure. The first active layer 21 is a single crystal silicon substrate, and all transistors are
The second active layer 22 is formed by NMOSFET, and after forming a circuit pattern such as NMOSFET and wiring on the first active layer 21, an insulating layer is formed, and polycrystalline silicon is formed by beam irradiation in an SOI structure on top of the insulating layer. The active layer formed by recrystallization forms a PMOSFET. A circuit pattern is formed on the second active layer 22, and a third active layer 23 is formed with an SOI structure in the same way as the second active layer is formed on top of the second active layer with an insulating layer interposed therebetween. Lays out and forms circuit patterns such as wiring. 1st
The connections between the active layer and the second active layer and the connections between the second and third active layers are vertically wired using through holes. 6 and 7 are memory cell arrays (memory planes) each composed of NMOSFETs. 8 runs the bit line arrays of memory planes 6 and 7. 9, 9', 9'' are address input buffers, which are formed across the first, second, and third active layers. 10, 10', and 10'' are data input/output buffers. The active layer is also formed across three layers. The input and output buffers are common to both memory planes 6 and 7. Row decoders 11 and 11' are formed of first and second active layers, and are row decoders of the memory plane 7. Similarly,
14 and 14' are also row decoders, which are formed of the second and third active layers, and are row decoders of the memory plane 6. Column decoders 12 and 12' are formed of the first and second active layers, and are connected to the memory plane 7.
It is a column decoder for Similarly, 15,1
5' is a column decoder for the memory plane 6 formed by the second and third active layers. 13,1
3' selects the address data for the memory plane 7 formed by the first and second active layers, and inputs the address data to the decoder for the memory plane 7 until the output data is determined or This is an address register for holding the time until input data is written into the memory cell of the corresponding address. Similarly, 16 and 16' are address registers for the memory plane 6, which are formed by the second and third active layers. Sense amplifiers (buffers) 17 and 17' for the memory plane 7 are formed of first and second active layers. Similarly, 1
Reference numerals 8 and 18' designate sense amplifiers (buffers) for the memory plane 6, which are formed of second and third active layers. 19, 19', 19'' are control signal generation units for address input control to sequentially distribute address data from 9, 9', 9'', and data input/output control related to data input or data output during writing and reading. and is formed over the first, second, and third active layers. 20, 20',
20'' is a data input/output control unit for sequentially connecting data output from each memory plane in order of addresses, or distributing data input for writing to each memory plane in order of corresponding addresses; It is formed over three active layers: second and third.
以上の様に6,7のメモリアレイは
NMOSFETで形成されているが、他の周辺回路
は第1、第2の能動層或いは第2、第3の能動
層、或いは第1、第2、第3の能動層と、縦構造
のスタツク型CMOSで形成されている。6,7
のメモリアレイもNチヤンネルの片チヤンネル・
トランジスタで形成されたいるが、ビツトライン
は各メモリアレイと同一能動層には配置せず、メ
モリセルも縦構造で小さく形成されている。 As mentioned above, 6 and 7 memory arrays are
Although it is formed of NMOSFET, other peripheral circuits are formed of the first and second active layers, the second and third active layers, or the first, second and third active layers and a vertically structured stack type. It is made of CMOS. 6,7
The memory array is also one channel of N channel.
Although it is formed of transistors, the bit line is not placed in the same active layer as each memory array, and the memory cells are also formed vertically and small.
この様に形成した本発明の一実施例の2重イン
タリーブ方式メモリチツプの等価ブロツク図を第
5図に示す。アドレス入力を受けるアドレス入力
バツフア31があり、第1図の9,9′,9″に相
当する。読み出し時は、アドレス入力バツフアを
通つたアドレスデータは、入出力制御信号発生回
路32とアドレスレジスタ33,34に入り、入
出力制御信号発生回路より、アドレスを#1と
#2のメモリアレイ用のデコーダに振り分けるた
めのアドレス入力制御信号をアドレスレジスタに
出力し、アドレスは#1と#2のアドレスレジス
タ33,34に順次振り分けられ保持される。入
出力制御信号発生回路32が第1図19,19′,
19″に相当し、#1アドレスレジスタ33が1
3,13′、#2アドレスレジスタ34が16,
16′に相当する。振り分けられたアドレスデー
タは各々#1,#2のロウデコーダ35,37及
び#1,#2のカラムデコーダ36,38に入
り、各々のアドレスに対応したデータを#1,
#2のメモリアレイ39,40より読み出し、
#1,#2のセンスアンプ(バツフア)41,4
2へ送る。各出力データは、データ入出力制御回
路43の出力制御431へ入力され、アドレス入
力が振り分けた順番に#1,#2のデータをつな
ぎ合せ、データ入出力バツフア44に送る。そし
て、各アドレスに対応した出力が得られる。書き
込み時も同様にアドレス入力を順次振り分け、各
メモリプレーンのデコーダへ入力される。また、
読み出し時とは異なり、アドレスに対応した書き
込みデータも各メモリプレーンへ振り分けられ
る。この場合、書き込みデータは入出力バツフア
44の入力部を通り、データ入出力制御回路43
の入力制御432に於いて#1,#2のデータレ
ジスタ433,434でアドレスに対応して分岐
され、書き込みが確定するまで保持され、センス
アンプ(バツフア)を通して対応したアドレスの
各メモリプレーンへ書き込まれる。#1のロウデ
コーダ35が第1図の11,11′、#2ロウデ
コーダ37が14,14′、#1カラムデコーダ
36が12,12′、#2カラムデコーダ38が
15,15′、#1メモリアレイが7と8のビツ
トラインアレイで、#2メモリアレイ40が6と
8のビツトラインアレイで構成されている。#1
センスアンプ(バツフア)41が17,17′、
#2センスアンプ(バツフア)42が18,1
8′である。データ入出力制御回路43が20,
20′,20″で、データ入出力バツフア44は1
0,10′,10″に相当する。 FIG. 5 shows an equivalent block diagram of a double interleaved memory chip according to an embodiment of the present invention formed in this manner. There is an address input buffer 31 for receiving address input, which corresponds to 9, 9', 9'' in FIG. 33 and 34, the input/output control signal generation circuit outputs an address input control signal to the address register for distributing the address to the decoders for memory arrays #1 and #2, and the address is The input/output control signal generation circuit 32 is sequentially distributed and held in the address registers 33 and 34.
19'', and #1 address register 33 is 1.
3, 13', #2 address register 34 is 16,
It corresponds to 16'. The distributed address data enters the row decoders 35 and 37 of #1 and #2 and the column decoders 36 and 38 of #1 and #2, respectively, and the data corresponding to each address is sent to #1 and #2, respectively.
Read from #2 memory array 39, 40,
#1, #2 sense amplifier (buffer) 41, 4
Send to 2. Each output data is input to the output control 431 of the data input/output control circuit 43, and data #1 and #2 are connected in the order in which the address inputs are distributed and sent to the data input/output buffer 44. Then, an output corresponding to each address is obtained. During writing, address inputs are similarly distributed sequentially and input to the decoders of each memory plane. Also,
Unlike when reading, write data corresponding to an address is also distributed to each memory plane. In this case, the write data passes through the input section of the input/output buffer 44 and passes through the data input/output control circuit 43.
In the input control 432, data registers 433 and 434 of #1 and #2 branch according to the address, are held until the writing is confirmed, and are written to each memory plane at the corresponding address through the sense amplifier (buffer). It can be done. #1 row decoder 35 is 11, 11' in FIG. 1, #2 row decoder 37 is 14, 14', #1 column decoder 36 is 12, 12', #2 column decoder 38 is 15, 15', # #1 memory array consists of 7 and 8 bit line arrays, and #2 memory array 40 consists of 6 and 8 bit line arrays. #1
Sense amplifier (buffer) 41 is 17, 17',
#2 sense amplifier (batshua) 42 is 18,1
It is 8'. The data input/output control circuit 43 is 20,
20', 20'', the data input/output buffer 44 is 1
Corresponds to 0, 10', 10''.
この様に同一のメモリプレーンを2層持ち、周
辺回路をスタツク型CMOSで、#1に関しては
第1、第2の能動層で、#2に関しては第2、第
3の能動層で、#1,#2に共通な部分は第1、
第2、第3の能動層で共通に形成されている。 In this way, it has two layers of the same memory plane, and the peripheral circuit is a stacked CMOS.For #1, the first and second active layers are used, and for #2, the second and third active layers are used. , #2, the first part is common to #2.
It is commonly formed in the second and third active layers.
本実施例の2重化インタリーブを更に進めた多
重化方式を、3層積層構造に更に必要な能動層を
積層して実現することは容易である。 It is easy to realize a multiplexing system that further advances the duplex interleaving of this embodiment by laminating the necessary active layer on the three-layer laminated structure.
<発明の効果>
以上の様に本発明の半導体記憶素子は、単結晶
シリコン基板上に形成した第1の能動層と、この
第1の能動層を電気的に絶縁する絶縁層の上部に
ビーム照射によつて多結晶シリコンを溶融成長さ
せて得られる第2の能動層、さらには同様に複数
層の能動層の積層構造を有する三次元構造半導体
記憶素子であつて、メモリプレーンを2層以上有
し、入出力の制御回路を付加するだけで、従来の
チツプ面積とほぼ同程度で、メモリアクセスを倍
以上のスピードで実現出来る。又、本発明の一実
施例では、メモリセルアレイをNMOSの片チヤ
ンネルで形成しているが、ビツトラインを同一能
動層上で走らせず分離し、周辺回路もスタツク型
のCMOSで形成しているため、メモリセル及び
各々の素子自身も縮小され、かつスルーホールに
より縦配線を行つているため長さも短く効率良い
配線が実現され、配線遅延も少なくなる。さらに
は、スタツク型の構造で第1、第2の能動層で形
成した#1のメモリと第2、第3の能動層で形成
した#2のメモリとを同一のマスクパターンで形
成可能なため、従来の1個分の半導体記憶素子の
マスクレイアウト作業と入出力の制御部のマスク
レイアウト作業だけで、あとはCAD処理でマス
クレイヤと座標変換で実現出来、マスク枚数は三
次元的能動層の積層構造を有するため増加する
が、従来の半導体記憶素子の設計と同程度の作業
量で実現出来、かつCAD作業のデータ変換で済
むのでマスクレイアウトのミスも減少する。従来
の二次元的に2チツプと制御部を1チツプ化する
より、作業量の軽減、信頼性の向上、設計期間の
短縮にもつながる。<Effects of the Invention> As described above, the semiconductor memory element of the present invention includes a first active layer formed on a single-crystal silicon substrate and an insulating layer that electrically insulates the first active layer. A three-dimensional structure semiconductor memory element having a second active layer obtained by melting and growing polycrystalline silicon by irradiation, and a laminated structure of a plurality of active layers, in which a memory plane is formed in two or more layers. By simply adding an input/output control circuit, it is possible to achieve memory access speeds more than twice as fast as conventional chips with approximately the same area. Furthermore, in one embodiment of the present invention, the memory cell array is formed with one channel of NMOS, but the bit lines are not run on the same active layer but are separated, and the peripheral circuits are also formed with stacked CMOS. Since the memory cells and each element themselves are also reduced in size and vertical wiring is performed using through holes, efficient wiring with short lengths is realized, and wiring delays are also reduced. Furthermore, since it has a stacked structure, #1 memory formed by the first and second active layers and #2 memory formed by the second and third active layers can be formed using the same mask pattern. , the conventional mask layout work for one semiconductor memory element and the mask layout work for the input/output control section is all that is required, and the rest can be realized by CAD processing using mask layers and coordinate transformation, and the number of masks can be reduced to the size of the three-dimensional active layer. Although this increases due to the layered structure, it can be realized with the same amount of work as designing conventional semiconductor memory elements, and data conversion during CAD work is sufficient, reducing errors in mask layout. Compared to the conventional two-dimensional process of combining two chips and the control section into one chip, this reduces the amount of work, improves reliability, and shortens the design period.
第1図は本発明の一実施例である2重インタリ
ーブメモリの構造図である。第2図は従来の半導
体記憶素子を2個用い、それに入出力の制御部を
付加して本発明の原理を示した概念図である。第
3図及び第4図は本発明に関する半導体記憶素子
の読み出し及び書き込みのタイミングチヤートを
従来の半導体記憶素子と比較して示した図であ
る。第5図は本発明の一実施例の2重インタリー
ブメモリの等価機能ブロツク図である。
符号の説明、21……第1の能動層、22……
第2の能動層、23……第3の能動層。
FIG. 1 is a structural diagram of a double interleaved memory according to an embodiment of the present invention. FIG. 2 is a conceptual diagram showing the principle of the present invention using two conventional semiconductor memory elements and adding an input/output control section to them. FIGS. 3 and 4 are diagrams showing read and write timing charts of a semiconductor memory element according to the present invention in comparison with a conventional semiconductor memory element. FIG. 5 is an equivalent functional block diagram of a double interleaved memory according to an embodiment of the present invention. Explanation of symbols, 21...first active layer, 22...
second active layer, 23... third active layer;
Claims (1)
て、 各々同一パターンのメモリアレイが形成された
第1能動層と第2能動層とが積層されており、 上記2つのメモリアレイのビツトライン列が、
絶縁膜を介して上記第1能動層と第2能動層との
間にビーム照射により多結晶シリコンを再結晶化
して形成されたSOI構造の第3能動層中に形成さ
れており、 かつ、上記各能動層間がスルーホールを介して
電気的接続されていることを特徴とする半導体記
憶素子。[Claims] 1. An interleaved semiconductor memory device, in which a first active layer and a second active layer each having a memory array of the same pattern are stacked, and the bit line of the two memory arrays is stacked. The row is
is formed in a third active layer of an SOI structure formed by recrystallizing polycrystalline silicon by beam irradiation between the first active layer and the second active layer with an insulating film interposed therebetween; A semiconductor memory element characterized in that active layers are electrically connected via through holes.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61062041A JPS62219550A (en) | 1986-03-19 | 1986-03-19 | Semiconductor memory element |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61062041A JPS62219550A (en) | 1986-03-19 | 1986-03-19 | Semiconductor memory element |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62219550A JPS62219550A (en) | 1987-09-26 |
JPH0582983B2 true JPH0582983B2 (en) | 1993-11-24 |
Family
ID=13188682
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61062041A Granted JPS62219550A (en) | 1986-03-19 | 1986-03-19 | Semiconductor memory element |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62219550A (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW587252B (en) | 2000-01-18 | 2004-05-11 | Hitachi Ltd | Semiconductor memory device and data processing device |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5837948A (en) * | 1981-08-31 | 1983-03-05 | Toshiba Corp | Laminated semiconductor memory device |
JPS5856454A (en) * | 1981-09-30 | 1983-04-04 | Toshiba Corp | Semiconductor device |
JPS5856456A (en) * | 1981-09-30 | 1983-04-04 | Toshiba Corp | Manufacture of semiconductor device |
JPS6286852A (en) * | 1985-10-14 | 1987-04-21 | Toshiba Corp | Laminated structure type semiconductor device |
-
1986
- 1986-03-19 JP JP61062041A patent/JPS62219550A/en active Granted
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5837948A (en) * | 1981-08-31 | 1983-03-05 | Toshiba Corp | Laminated semiconductor memory device |
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JPS5856456A (en) * | 1981-09-30 | 1983-04-04 | Toshiba Corp | Manufacture of semiconductor device |
JPS6286852A (en) * | 1985-10-14 | 1987-04-21 | Toshiba Corp | Laminated structure type semiconductor device |
Also Published As
Publication number | Publication date |
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JPS62219550A (en) | 1987-09-26 |
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