JPH0582766B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、アナログ低周波信号を増幅するデイ
ジタル電力増幅器に関する。

従来の技術 デイジタル電力増幅器を用いてアナログ信号を
増幅することは、アナログ量をパルス形の制御信
号に変換しかつ増幅されたパルス形の信号をアナ
ログ形の出力信号に逆変換することが必要であつ
ても、有利である。それはすべての動作ステツプ
を最新の固体電子回路素子を用いて実現できるの
で、一般に装置の構造がコンパクトになり、増幅
器の寿命が伸び、また損失電力を非常に小さくす
ることができるからである。

これまでの公知の装置の場合、スイツチング段
内のスイツチング素子は所定の繰返し周波数を有
するパスルから成るパルス列を用いて制御され、
パルスは変換されるアナログ信号に相応してパル
ス幅変調される。その場合180°だけ位相がずれた
パルスを有する２つのパルス列を発生すると有利
である。

例えばこの形式のデイジタル電力増幅器は、英
国特許第1248209号明細書に記載されている。こ
の種の増幅器の場合、振幅変調されたアナログ形
の入力信号は、パルス幅変調されかつ180°だけ位
相がずれたパルスを有するパルス列の組に変換さ
れる。それぞれのパルス列は変成器の１次巻線の
端子に接続された２つのスイツチングトランジス
タのうちの１つを制御する。この１次巻線の中間
タツプは給電電源に接続されているので、パルス
変成器はプツシユプル形式で励振される。変成器
の２次巻線はブリツジ整流器を介して低域通過フ
イルタに接続されており、この低域通過フイルタ
の出力側に、増幅された入力信号に相応するアナ
ログ信号が生ずる。

このスイツチング増幅器の出力はパルス変成器
で変換可能な出力によつて制限され、また増幅の
際パルスが変形するので、このような形式のスイ
ツチング増幅器の利用範囲は限定される。

またスイツチング段の出力を増加させるために
多数のスイツチング段を有するデイジタル電力増
幅器はすでに提案されている（スイス国特許出願
公告第7307／79号公報参照）。このデイジタル電
力増幅器の場合、アナログ入力信号は少なくとも
１つのパルス列の組に変換され、その際、パルス
列の組はパルス幅変調された所定の繰返し周波数
のパルスから成る、180°だけ位相のずれた２つの
パルス列を有する。それぞれのスイツチング段は
２つの相互に独立な切換チヤネルを有し、かつそ
れぞれの切換チヤネルに、スイツチング素子に接
続された１次巻線を有するパルス変成器が設けて
ある。パルス列の組の一方のパルス列は、スイツ
チング素子の制御のためにスイツチング段の一方
の切換チヤネルに送出され、かつ他方のパルス列
は、他方の切換チヤネルでスイツチング素子を制
御するために用いられる。すべてのパルス変成器
の２次巻線は、変換されたパルスを加算するため
に直列に接続されており、その際それぞれの２次
巻線の１つの出力側は整流器を介して直列線路に
接続されており、かつ直列線路におけるそれぞれ
の２次巻線の２つの出力側の接続端子間にもう１
つの整流器が設けてある。

この形式のデイジタル電力増幅器の実際に試験
された実施形態では、それぞれのパルス列で48個
のスイツチング段のスイツチング素子が制御され
るように構成されている。パルス変成器の１次巻
線に対する給電電圧は500Vであり、変換比は
１：1.2であるので、変成器の２次巻線の直列接
続の端部に28KVまでの電力ピーク値を有する増
幅されたパルスが生ずる。

前述の電力ピーク値の場合、必要なパルス変成
器の２次巻線と１次巻線間の絶縁に対して好まし
くない容量が形成され、その容量はそれぞれの切
換−または変換過程で充／放電される。このよう
な充／放電によつて著しく大きな損失電力が生ず
るようになり、また切換周波数が高い場合、変換
されたパルスが変形し、ひいては増幅されたアナ
ログ信号に歪を生ずる恐れがある。

発明の解決しようとする課題 したがつて本発明の基礎とする課題は、個々の
スイツチング段の投入接続期間をそれぞれの変換
周期で延長し、投入接続すべきスイツチング段の
数を減少させるようにした、アナログ低周波信号
を増幅する装置を提供することである。

課題を解決するための手段 本発明によればこの課題は、それぞれ等しい出
力電圧を送出し互いに独立に制御可能な複数個の
同種のスイツチング段が設けられており、該複数
個のスイツチング段の出力側は直列に接続されて
１つの低域通過フイルタと接続されており、当該
増幅器の許容入力電圧を均等な大きさの複数個の
電圧範囲に分割する変換手段が設けられており、
前記の電圧範囲の個数はスイツチング段の個数に
相応し、かつ各電圧範囲にそれぞれ１つのスイツ
チング段が配属されており、さらに前記変換手段
は、予め定められた相続く時点で低周波信号の振
幅の瞬時値を測定して電圧範囲の個数を求め、求
められた個数の電圧範囲の和は、測定された前記
瞬時値と等しいか、または１つの電圧範囲よりも
小さい値だけ前記瞬時値よりも小さく、制御パル
ス発生器が設けられており、該制御パルス発生器
は、それぞれ２つの相続く時点に対して電圧範囲
の個数を相互に比較してその差を形成し、１つの
時点から次の時点までに電圧範囲の個数が増加し
たときは、その差に相応する個数のスイツチング
段を付加接続し、他方、１つの時点から次の時点
までに電圧範囲の個数が減少したときは、その差
に相応する個数のスイツチング段を遮断すること
により解決される。

発明の利点および効果 従来の装置の場合、各変換周期ごとに増幅器の
すべてのスイツチング段にはパルス幅変調された
制御パルスが供給されるが、本発明による装置の
場合、入力信号の振幅の瞬時値によつて決まる数
のスイツチング段が変成器の飽和で決まる最適な
期間に亘つて投入接続されるだけにすることがで
きる。それ故、それぞれの変換周期のスイツチン
グ過程の数をかなりの程度減少させ、ひいてはス
イツチング過程によつて生ずる損失を少なくし、
かつ変換されたパルスが変形するのを僅かにする
ことができる。

本発明による装置の有利な実施形態において、
それぞれの電圧範囲を所定数の部分領域に区分
し、電圧範囲の２つの和の間に位置するため和を
求めた後で振幅剰余値が残るような瞬時値が測定
された場合、即ち、測定した瞬時値と、その瞬時
値に応じて算出された電圧範囲の数の加算により
生じる電圧値との差である振幅剰余値が形成され
た場合、他のスイツチング段にてパルス幅変調
し、即ちスイツチング段を時間を遅延させて投入
接続するかまたは早期に遮断し、その場合、パル
ス幅変調されたパルスの持続時間と連続する瞬時
値の測定時点の時間間隔との比が、１つの電圧範
囲の電圧値に対する振幅剰余値の比に比例するよ
うに構成されている。

このような構成の場合、新たな変調の組合せに
よつて少なくとも１つのスイツチング段で付加的
にパルス幅変調を行う最適な時間間隔の間投入接
続されるスイツチング段の数で、アナログ信号
を、歪を発生することなく増幅することができ
る。

実施例の説明 まず最初に、本発明の原理を１つの実例を用い
て具体的に説明する。この場合、許容入力電圧の
範囲を10Vとする。この許容入力電圧範囲を各
1Vの値を有する10個の均等な電圧範囲に分割す
る。これらの電圧範囲のそれぞれに対して１つの
スイツチング段が割り当てられているが、このス
イツチング段はオン・オフ可能な直流電圧源とみ
なすことができる。10個のスイツチング段はそれ
ぞれが例えば100Vの出力電圧を送出する。

すべてのスイツチング段の出力側は直列に接続
されているので、10個のスイツチング段がすべて
投入接続された場合には、最大出力電圧は1000V
になる。

第１の時点t1にて低周波信号の振幅の瞬時値が
測定される。この例では、第１の時点t1における
瞬時値を例えば3.7Vとする。この場合、複数個
の電圧範囲を加算することにより得られる電圧値
のうち、測定された瞬時値より小さくかつ最も近
い値は3Vである。つまり加算に必要とした電圧
範囲の数は３である（1V×３＝3V）。その後の
時点における低周波信号の振幅の瞬時値は以下の
とおりとする。

t2：4.2V、t3：5.3V、t4：7.1V、t5：2.9V この場合、加算に必要な電圧範囲の個数は経過
時点順に４、５、７、２と変化する。

第１の時点t1では相応する電圧範囲の個数に応
じて３個のスイツチング段が投入接続される。時
点t1から時点t2になると電圧範囲の個数は３から
４に増加する。この場合、増加個数は＋１なの
で、時点t2では４個めのスイツチング段が投入接
続される。

同様に時点t3ではさらに１つのスイツチング段
が、時点t4ではさらに２つのスイツチング段が付
加的に投入接続される。一方、時点t5では前時点
との差は−５なので、投入接続されたスイツチン
グ段のうち５個のスイツチング段が再び遮断され
る。

この結果、増幅器の出力側では階段状に変化す
る出力電圧（300V、400V、500V、700Vおよび
200V）が生じ、この出力電圧は低域通過フイル
タを介して平滑化され、低周波信号の時間的経過
を近似する。

10個の電圧範囲とそれに応じた10個のスイツチ
ング段による近似は、当然非常に粗いものにな
る。より精確にするためには、電圧範囲をさらに
細かく分割するか（例えば100個の電圧範囲に分
割し、それに伴い100個のスイツチング段を設け
る）、あるいは付加的にパルス幅変調を行うスイ
ツチング段を設けるか、または前記２つの構成を
同時に実施する。

付加的なパルス幅変調のためのスイツチング段
はアナログ的に動作する。即ち、パルス幅変調さ
れたパルスの持続時間は、測定された振幅の瞬時
値とそれに応じて加算された電圧範囲の電圧値と
の差が広がるにつれて長くなる。

上述の例ではこの偏差つまり振幅剰余値は時点
t2の場合、0.2V、時点t4の場合、0.1Vである。こ
のためパルス幅変調のための付加的な切換装置の
時点t2におけるパルス幅は、時点t4におけるパル
ス幅の２倍の長さを有する。

次に、本発明を図示の実施例を用いて説明す
る。

第１図に原理的に示したデイジタル電力増幅器
はＡ／Ｄ変換器１２を有し、Ａ／Ｄ変換器の入力
側はデイジタル電力増幅器の入力端子１０に接続
され、かつ出力側は記憶装置１４の入力側に接続
されている。記憶装置の出力側に制御可能な読出
し回路１６が設けてある。またこのデイジタル電
力増幅器はクロツク発生器１７を有し、このクロ
ツク発生器は、入力端子１０に加わるアナログ信
号をＡ／Ｄ変換器１２によりデイジタル信号に変
換する時点を定め、さらにこのデイジタル信号を
記憶装置１４に記憶する時点を定め、かつ記憶さ
れたデイジタル信号を読出し回路１６により読出
す時点を定める。読出し回路１６は多数の出力側
を有し、それら複数個の出力側はそれぞれ多数の
スイツチング段のうち１つのスイツチング段のス
イツチング素子と接続されており、それらのうち
第１図には３つのスイツチング段１８，１９およ
び２０だけが示されている。各スイツチング段の
出力側は、直列線路２１に接続されており、その
端部は低域通過フイルタ２２の入力側に接続され
ている。低域通過フイルタ２２の出力側は、デイ
ジタル電力増幅器の出力端子２３に接続されてい
る。

それぞれに割り当てられる制御信号により各ス
イツチング段を制御できるようにするためには、
Ａ／Ｄ変換器１２で発生可能なデイジタル信号の
数を、少なくともスイツチング段の数と同じにす
べきである。第２図は12個の電圧範囲３１１〜３
２２に区分された変換可能なアナログ信号の最大
範囲３１を示す。各電圧範囲にデイジタル信号例
えば数字１〜12のうちの１つがそれぞれ対応して
いる。

第１図に示したデイジタル電力増幅器の動作を
説明するために、第２図に示したアナログ信号３
３は増幅器の入力端子１０ひいてはＡ／Ｄ変換器
１２の入力側に加わるものとする。クロツク発生
器１７によつて制御されるＡ／Ｄ変換器１２は、
時点τ0〜τ9においてアナログ信号の振幅を標本化
し、かつ標本化された振幅の瞬時値に応じて算出
された電圧範囲の個数に相応するデイジタル形式
の出力信号を発生する。図示の実施例の場合、こ
れは時点τ0〜τ10においてデイジタル出力信号１、
４、５、５、９、10、９、４、１、０および１で
ある。これらの出力信号は順次、記憶装置１４に
記憶される。さらに読出し回路１６はクロツク発
生器１７によつて制御されて、記憶装置１４の読
出しを行い、個々の記憶セルの内容をスイツチン
グ段のスイツチング素子に対する制御信号として
対応する信号線路に供給する。各スイツチング段
の出力信号は、第２図に示した階段形の信号３４
になるように直列線路において重畳され、さらに
低域通過フイルタ２２において、増幅器の入力端
子に加わるアナログ信号の時間経過にかなり良好
に近似する増幅されたアナログ信号に戻される。

その場合、アナログ信号３３と、階段形に重畳
されたスイツチング段の出力信号によつて形成さ
れる信号の包絡線３４とは、アナログ信号の連続
する標本化時点間の時間間隔が短くなりかつ変換
可能な最大アナログ領域中の電圧範囲の数が多く
なるにしたがつて、いつそう良好に近似するよう
になる。実際にはこれらの２つの要求には限界が
ある。それはこの場合、アナログ値の標本化に用
いられるＡ／Ｄ変換器の応答時間は任意に短くす
ることができず、かつ個々の電圧範囲に相応する
信号を増幅する費用は相当に制限されるからであ
る。

第３図には、アナログ信号の近似の精度をいつ
そう良好にしたデイジタル電力増幅器の１つの実
施例がブロツク図で示されている。

まず最初に、アナログ低周波信号を増幅するこ
の実施例によるデイジタル電力増幅器の原理を説
明する。

この場合、投入接続すべきスイツチング段の個
数は、入力されたデイジタル信号に変換された振
幅値を所定の商（後述するようにこの実施例では
１０２４／４８）で次々と減算することにより決定され
る。この減算は可能な限り続けられ、減算が実行
されるごとに投入接続すべきスイツチング段の数
が１つずつ多くなるように構成されている。

前回の減算により残つた剰余が所定の商よりも
即ち減数よりも小さく、もはや減算不可能になる
と、次に投入接続すべきスイツチング段を所定の
クロツクパルス時間の全期間で投入接続し続ける
ことはできない。このためそのスイツチング段
は、クロツクパルス時間のうち一部の期間だけ投
入接続されるように構成されているが、この場
合、減算の結果生じた剰余値が少なくなるにつれ
て投入接続される時間を短くしている。このよう
な投入接続時間の低減は、投入接続時点を遅延さ
せることにより行われ、その際、投入接続時間を
短くするにつれて遅延時間を長くして、反対に投
入接続時間を長くするにつれて遅延時間を短くす
るように構成されている。

次に、このデイジタル電力増幅器の動作を詳細
に説明する。

このようなデイジタル電力増幅器を構成する場
合、所望の増幅率を達成するために48個の並列に
接続されたスイツチング段が必要であることを前
提とする。これらのスイツチング段を独立に制御
するためには48個の制御信号列が必要である。そ
のため前述の第１図と第２図の実施例による変換
可能な最大アナログ信号を48個の電圧範囲に区分
する必要がある。標本化される振幅値の測定精度
を高めるために、10ビツトの出力信号を発生する
Ａ／Ｄ変換器４６を用いる。これは変換可能な最
大アナログ値を1024個のデイジタル値に区分する
ことに相応する。デイジタル電力増幅器は48個の
制御信号列だけしか処理できないので、Ａ／Ｄ変
換器に割算回路４７が後置接続されている。この
割算回路４７は、デイジタル出力信号が零である
かまたはそれ以上割ることのできない剰余になる
まで1024/48の商により減算し続けることによつ
て、Ａ／Ｄ変換器の出力信号を低減する。割算回
路４７は２つの出力側を有する。出力側４８には
順次行われた減算の回数が送出され、かつ他方の
出力側４９には最後の減算の後、場合によつては
生ずる剰余が送出される。減算の実行回数は記憶
装置５１に伝送される。記憶装置５１の記憶個所
をこの減算回数でアドレス指定可能であり、かつ
この記憶個所においてすべての減算の終了後アド
レス指定された各記憶個所がセツトされ、かつア
ドレス指定されなかつた記憶個所はリセツトされ
る。

記憶装置の出力側は、読出し回路５２を介して
制御パルス発生器５３に接続されている。制御パ
ルス発生器は多数のスイツチング素子を有し、そ
の場合それぞれのスイツチング素子は１つの記憶
箇所に対応して設けられており、かつ切換クロツ
ク信号が生じた場合対応する記憶箇所の内容を制
御パルスとして、後置接続された増幅器チヤネル
用の制御線路に供給する。第３図において、それ
ぞれ２つの切換チヤネル６０，６１；…；６８，
６９を有する５つのスイツチング段７１〜７５に
対する制御線路だけが示されている。他の制御線
路を破線５７，５８で示す。

割算回路４７の出力側４９は計算装置５４に接
続されており、剰余値が少なくなるにつれて投入
接続時間を長くし、剰余値が多くなるにつれて投
入接続時間を短くするために、計算装置５４は順
次送出されるクロツクパルス間の時間間隔に対す
る制御信号期間の比が、減算剰余値（振幅剰余
値）と減数（商）との差に相応するように制御信
号期間を計算する。このようにしてパルス幅変調
される制御信号は、記憶装置５１内の各記憶個所
に対して割り当てられた遅延回路を有する読出し
回路５２に供給されるが、その際、最多の回数に
よりセツトされた記憶個所に割り当てられた遅延
回路が制御される。つまり“最後に”セツトされ
た記憶個所の内容を遅延して伝送することによつ
て、切換チヤネル用の制御パルスはパルス幅変調
されるようになる。このようにパルス幅変調する
と、階段形に重畳された切換チヤネルの出力信号
の包絡線はアナログ信号に近似する。

図示の実施例において、クロツク発生器５６は
２つのクロツクパルス列を発生する。80KHzの周
波数を有する一方のクロツクパルス列はＡ／Ｄ変
換器と読出し回路とに供給され、かつ100MHzの
周波数を有する他方のクロツクパルス列は割算回
路と計算回路とを制御する。それ故アナログ信号
の振幅を12.5μsの時間間隔で標本化し、かつ同じ
時間間隔で切換チヤネル用の制御パルスを発生す
ることができる。計算時間と記憶時間とを補償す
るために、所定のクロツクで行われるアナログ信
号の標本化に対応する制御パルスを、先ず、後続
のクロツクで制御パルス発生器から取出す。

前述のスイス国特許出願第7307／79号公報に記
載されているように、各切換チヤネルはそれぞれ
１つのパルス変成器を有し、パルス変成器は飽和
を回避できないために約50μsまでの持続時間のパ
ルスだけしか伝送できない。そこでこれより長い
持続時間のパルスを伝送するために、本発明のデ
イジタル電力増幅器では各２つの切換チヤネル６
０，６１；６２，６３；６４，６５；６６，６７
および６８，６９がスイツチング段７１，７２，
７３，７４ないし７５を形成している。そこで制
御パルス発生器５３は５０μsより長い持続時間を
有する制御パルスを、対応するスイツチング段の
一方および他方の切換チヤネルに交互に供給する
ように作動される。また制御パルス発生器５３
は、個々のスイツチング段に供給される制御パル
スを12.5μsの１クロツクだけ相互にずらすように
作動される。それ故制御された複数個のスイツチ
ング段の切換チヤネルが同時に切換られることは
ない。

第４図には、第３図のデイジタル電力増幅器の
切換チヤネルに生ずる切換パルスを用いてアナロ
グ信号を形成することが示されている。ここで最
も簡単な場合、正弦波状のアナログ入力信号８０
が5KHzの周波数に相応する200μsの持続時間を有
し、このアナログ入力信号はＡ／Ｄ変換器４６で
80KHzの周波数に相応する12.5μsで標本化され、
かつ標本化されたアナログ値はデイジタル値とし
て変換器の出力側に送出されるものと仮定する。
前述のようにＡ／Ｄ変換器は変換可能な最大アナ
ログ領域８１を1024個のデイジタル値に区分する
ことができるが、スイツチング段は48個の制御パ
ルスだけしか処理できない。そこでＡ／Ｄ変換器
の出力側に生ずるデイジタル値は、後置接続され
た割算回路４７でそれぞれが20のデイジタル値を
有するデイジタル値の段階に分割される。第４図
において縦軸にデイジタル値段階だけが示されて
いる。

またこれ以後の説明をわかり易くするために、
それぞれのクロツク信号でセツトされなかつたす
べての記憶個所はリセツトされるように記憶装置
が構成されているものとする。

また時点零の第１のクロツクではすべての記憶
個所がリセツトされている、即ち読出し可能な信
号が存在しないものと仮定する。またこの時点で
はアナログ信号の振幅も零であるので、信号の標
本化後にＡ／Ｄ変換器の出力側にデイジタル信号
零が生ずる。

時点12.5μsの第２のクロツクでも依然としてす
べての記憶個所はリセツトされており、信号を読
出すことはできない。それに対してアナログ信号
を標本化すると、ほぼ18のデイジタル値に相応す
るアナログ値Ａが検出される。そこで割算回路の
出力側の線路４８に“１”が生じかつ線路４９に
“18”が生ずる。これはデイジタル値（1024：48）
の第１の減算ですでに剰余が18であることを意味
する。その結果、記憶装置５１の中で１つの記憶
個所がセツトされ、計算装置５４は読出し回路５
２に、記憶装置の内容をクロツク時間の約2/20の
遅延時間で、この実施例の場合1.25μsの遅延時間
で読出すようにする遅延信号を供給する。

第３クロツクの時点25μsで、記憶装置の内容は
前述の遅延時間で読出され、かつパルス形の制御
信号として一方の切換チヤネルに対する制御線路
に供給される。同時にアナログ信号が標本化さ
れ、かつその際、ほぼ50のデイジタル値に相応す
るアナログ値Ｂが定められる。そして割算回路の
出力側で線路４８に“３”が生じ、かつ線路４９
に“10”が生ずる。これは（1024：48）のデイジ
タル値を３回減算した場合、剰余１０が生ずるこ
とを意味する。そして、３つの記憶個所が記憶装
置５１内でセツトされ、かつ計算装置５４は読出
し回路５２に、記憶装置の内容を読出す場合に第
３の記憶個所の内容を約10/20のクロツク時間だ
けすなわち6.25μsだけ遅延する遅延信号を供給す
る。

第４クロツクの時点37.5μsで、記憶装置の内容
が読出され、かつセツトされた記憶個所に対応す
るそれぞれの制御線路に制御信号が送出される。
その場合前述のように記憶個所３に相応する制御
信号は遅延されている。同時にアナログ信号が標
本化され、かつアナログ値Ｃはほぼ130のデイジ
タル値に変換される。このデイジタル値は前述の
場合と同じようにして、記憶装置で７つの記憶個
所をセツトする７つのデイジタル値段階に分割さ
れる。この場合、第７の記憶個所は10/20のクロ
ツク時間つまり12.5μsの遅延時間で読出される。

そしてアナログ信号はそれぞれの後続の時間サ
イクル５〜17で引き続いて標本化され、かつ検出
されたアナログ値Ｄ〜Ｑは前述のようにして変換
され、記憶装置５１に記憶され、かつその都度の
後続の第６〜第18クロツクで記憶装置から読出さ
れて、制御パルスとして対応する制御信号線路に
供給される。

第10クロツクで検出されたアナログ値はほぼ
510のデイジタル値に相応する。それ故割算回路
の出力線路４８に“26”が生じかつ出力線路４９
には“10”が生ずる。その結果、後続の第12クロ
ツクで記憶装置５１に26個の記憶個所がセツトさ
れるだけであり、かつ計算装置５４によつて26番
目の記憶個所に対して遅延信号が計算される。こ
の遅延信号はほぼ半クロツク時間に相応しかつ遅
延した制御パルス′を発生させる。これは制御
パルスK′、L′、N′、O′およびP′に対しても当て
はまる。

すでに説明したように計算時間と記憶時間とを
補償するために、所定のクロツクで行われるアナ
ログ信号の標本化に対応する制御パルスは、後続
のクロツクパルスが発生して初めて制御パルス発
生器から取出される。その結果、複数個のパルス
から構成されかつ切換チヤネルの出力側に接続さ
れた直列線路に送出される信号８２とデイジタル
電力増幅器の出力信号８３とは、１クロツクの期
間だけまたはほぼ １1/2クロツク分だけ、増幅器
の入力信号に対してずれている。

またすでに説明したように、切換チヤネル内の
パルス変成器の投入接続時間は制限されるので、
各チヤネルは各スイツチング段ごとに組にしてま
とめられている。それ故制御パルス発生器５３は
記憶個所の内容を交互に、対応するスイツチング
段の２つの制御信号路に供給するように、構成さ
れている。この場合、種々のスイツチング段にお
ける切換チヤネル用の信号線路間の切換は同時に
行われるわけでなく、第４図において５つの切換
装置７１〜７５とそれに相応する投入接続周期６
０′，６１；６２′，６３′；６４′，６５′；６
６′，６７′および６８′，６９′について示されて
いるようにクロツクでずらされている。それ故、
制御された切換チヤネルの４分の１だけが同じ時
点に切り換えられるようになる。

第４図からわかるようにこの実施例の場合、ア
ナログ信号は、振幅の瞬時値に無関係に処理可能
な最大数のパルス幅変調されたパルスに変換され
るのではなく、アナログ信号の瞬時値に比例する
数の、最大幅のパルスに変換される。このように
してアナログ信号を最小数のパルス形の信号で表
現可能であり、つまり最小数の切換過程を有する
デイジタル電力増幅器で増幅することができる。
またこれによつて、冒頭で述べたように、デイジ
タル電力増幅器の切換損失を非常に減少すること
ができる。

本発明による構成と前述のデイジタル電力増幅
器とを多様に変形して所定の動作条件に適合させ
ることができる。例えば前述の幅の広い制御パル
スの代わりに、幅の広い制御パルスの前縁に相応
する投入接続パルスとその後縁に相応する遮断パ
ルスとを有する非常に短い制御パルスを用いるこ
ともできる。また各スイツチング段にそれぞれ１
つの制御線路を設ける必要はない。その代わりに
投入接続パルスと遮断パルスとにアドレスを付加
し、時分割多重方式によりただ１つの制御線路を
対応するすべてのスイツチング段または切換チヤ
ネルに接続することができる。また第４図に関連
して簡単に説明したようにして、制御された各ス
イツチング段を必ずしもアナログ信号の時間経過
通りに動作させなくてもよい。それというのはス
イツチング段の出力信号は直列線路で加算される
ので、出力端子４４に生ずる増幅されたアナログ
信号は常に同じものであつて、それはどのスイツ
チング段がどの制御信号によつて投入接続された
かにも、また、１つのスイツチング段が同じ制御
信号によつて投入接続−および遮断されたか否か
にも無関係であるからである。

【図面の簡単な説明】

第１図は本発明によるデイジタル電力増幅器の
原理を示すブロツク図、第２図は本発明によるア
ナログ入力信号の１周期と相応してスイツチング
段の出力側の直列線路に生ずるパルス形の信号か
ら構成される信号とを示す線図、第３図は低周波
電力増幅器として構成された本発明によるデイジ
タル電力増幅器の実施例を示すブロツク図、第４
図は本発明によるアナログ入力信号の１周期と、
増幅器チヤネルの出力側の直列線路に生ずる切換
パルスから構成されかつフイルタの出力側に生ず
るアナログ出力信号を示す線図である。 １２，４６……Ａ／Ｄ変換器、１４，５１……
記憶装置、１６，５２……読出し回路、１７，５
６……クロツク発生器、１８〜２０，７０〜７５
……スイツチング段、２２……低域通過フイル
タ、４７……割算回路、５３……制御パルス発生
器、５４……計算装置、６０〜６９……切換チヤ
ネル。

Claims (1)

1. 【特許請求の範囲】 １ アナログ低周波信号を増幅するデイジタル電
   力増幅器において、 (a) それぞれ等しい出力電圧を送出し互いに独立
   に制御可能な複数個の同種のスイツチング段が
   設けられており、該複数個のスイツチング段の
   出力側は直列に接続されて１つの低域通過フイ
   ルタと接続されており、 (b) 当該増幅器の許容入力電圧を均等な大きさの
   複数個の電圧範囲に分割する変換手段が設けら
   れており、前記の電圧範囲の個数はスイツチン
   グ段の個数に相応し、かつ各電圧範囲にそれぞ
   れ１つのスイツチング段が配属されており、さ
   らに前記変換手段は、予め定められた相続く時
   点で低周波信号の振幅の瞬時値を測定して電圧
   範囲の個数を求め、求められた個数の電圧範囲
   の和は、測定された前記瞬時値と等しいか、ま
   たは１つの電圧範囲よりも小さい値だけ前記瞬
   時値よりも小さく、 (c) 制御パルス発生器５３が設けられており、該
   制御パルス発生器５３は、それぞれ２つの相続
   く時点に対して電圧範囲の個数を相互に比較し
   てその差を形成し、１つの時点から次の時点ま
   でに電圧範囲の個数が増加したときは、その差
   に相応する個数のスイツチング段を付加接続
   し、他方、１つの時点から次の時点までに電圧
   範囲の個数が減少したときは、その差に相応す
   る個数のスイツチング段を遮断することを特徴
   とする、 アナログ低周波信号を増幅するデイジタル電力
   増幅器。 ２ 前記制御パルス発生器５３は、 (a) そのつど測定された低周波信号の振幅の瞬時
   値と、そのつど求められた個数の電圧範囲の加
   算により得られる電圧値との差である振幅剰余
   値を各時点ごとに形成し、 (b) １つの別のスイツチング段をパルス幅変調に
   より制御し、パルス幅変調されたパルスの持続
   時間と、瞬時値の相続く測定時点の間の時間間
   隔との比が、振幅剰余値と１つの電圧範囲との
   比に比例するように制御する、 特許請求の範囲第１項記載のデイジタル電力増幅
   器。 ３ (a) 前記スイツチング段は、スイツチング段
   の投入接続時に交互に投入接続されるそれぞれ
   ２つの並列接続された切換チヤネルを有してお
   り、 (b) 投入接続されたスイツチング段において前記
   切換チヤネルを交互に投入接続および遮断する
   時点が相互にずらされており、このずれは交互
   に投入接続および遮断する時間間隔の４分の１
   である、 特許請求の範囲第１項記載のデイジタル電力増幅
   器。 ４ 前記変換手段は、 (a) 所定の時間間隔で低周波信号の振幅の瞬時値
   に相応するデイジタル信号を発生するＡ／Ｄ変
   換器４６と、 (b) 記憶個所を前記デイジタル信号でアドレス指
   定可能かつセツト可能な記憶装置５１を有す
   る、 特許請求の範囲第１項記載のデイジタル電力増幅
   器。 ５ (a) 前記Ａ／Ｄ変換器４６に割算回路４７が
   後置接続されており、該割算回路４７は、前記
   Ａ／Ｄ変換器４６の出力側に生じたデイジタル
   値を除算し、前記記憶個所をセツトするアドレ
   ス信号として記憶装置５１へ供給し、 (b) さらに計算装置５４と読出し回路５２が設け
   られており、前記計算装置５４は、デイジタル
   値剰余をパルス幅変調された読出し信号へ変換
   し、前記読出し回路５２は、場合によつて１つ
   は振幅剰余値に割り当てられる、セツトされた
   記憶個所の個数を、励振信号として前記制御パ
   ルス発生器５３へ所定の時間間隔で転送する、 特許請求の範囲第４項記載のデイジタル電力増幅
   器。