JPH0581884A - フラツシユｅｅｐｒｏｍセルのプログラム方法 - Google Patents

フラツシユｅｅｐｒｏｍセルのプログラム方法

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JPH0581884A
JPH0581884A JP5365692A JP5365692A JPH0581884A JP H0581884 A JPH0581884 A JP H0581884A JP 5365692 A JP5365692 A JP 5365692A JP 5365692 A JP5365692 A JP 5365692A JP H0581884 A JPH0581884 A JP H0581884A
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  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】 （修正有） 【目的】メモリアレイ内のＥＥＰＲＯＭセルの改善され
たプログラム方法であって、セルページがアレイ内の他
のセルページに影響を与えずにプログラムかつ消去可能
であり、個々のセルがアレイ内の他のセルに影響を与え
ずに再プログラム可能である。 【構成】フラッシュＥＥＰＲＯＭセルのｎＸｎメモリア
レイ１０の部分で、セル１２はワードラインＷＬＯに接
続されたコントロール／フローティングゲート１４と、
ビットラインＢＬＯに取付けられたドレイン１６と、Ｖ
ｓｓ線に接続されたソース１８とを備える。アレイ内の
セルは「ページ」に配列される。ページは、ソース端子
が共通のＶｓｓ線に結合されかつコントロールゲートが
共通のワードラインに結合された一連のセルとして規定
される。メモリアレイ１０内のセルを消去するには、そ
のまま置いておかれるべきページのワードラインにＶｐ
ｐに近い電圧を、供給して、セルページの選択的消去が
実行される。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】
【０００２】
【発明の分野】この発明は、一般的にはフラッシュＥＥ
ＰＲＯＭセルに関し、かつより特定的にはＥＥＰＲＯＭ
セルのプログラムおよび消去方法に関する。
【０００３】
【関連技術の説明】ＥＥＰＲＯＭとして広く知られる、
消去可能リード・オンリメモリセルは万能型不揮発性半
導体メモリである。典型的なＮチャネルＥＰＲＯＭセル
はフローティング第１層ポリシリコンゲート（フローテ
ィングゲート）を使用するＮチャネルシリコン・ゲート
記憶トランジスタからなり、電子を捕えかつ極めて長い
期間に亘って、これらを蓄積するために、第２の積層ポ
リシリコンゲート（コントロールゲート）を経由して直
接的にアクセスされる。
【０００４】ＮチャネルＥＰＲＯＭセルは、フローティ
ングゲートがドレインから注入される「熱い電子」の存
在によりネットの負の電荷を有しているときには、プロ
グラムされた状態にあると考えられる。セルがプログラ
ムされた状態にあるとき、フローティングゲート上の電
子はＮチャネルトランジスタを論理的にオフの状態に保
つ。
【０００５】逆に、フローティングゲート上に電子がな
くかつしたがってゲート上にネットの負の電荷がない場
合には、セルは消去された状態にあると考えられる。セ
ルを消去するためには、電子がゲートからソースまでの
トンネル誘電体を介して「トンネル」を形成できるまで
フローティングゲート上に蓄積された電子のエネルギを
上げる、すなわち一般にはファウラ・ノルドハイム（Ｆ
ｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングとして知
られる現象である。セルが消去されると、Ｎチャネルト
ランジスタは論理的にオンの状態にある。ＮチャネルＥ
ＰＲＯＭのプログラム性および速度優位性により、Ｎチ
ャネルＥＰＲＯＭがＰチャネルＥＰＲＯＭよりも好まれ
ている点に留意されたい。
【０００６】ＥＰＲＯＭは従来技術ではＵＶ消去可能で
ある。すなわち、セルを消去するために、比較的高い強
度の紫外線光を使用してフローティングゲートの電子を
励起しかつゲートから移動するようにさせる。ＵＶ・消
去可能ＥＰＲＯＭにはいくつかの不利な点が存在する。
たとえばこのようなセルはフローティングゲートをＵＶ
照射することを可能にするために高価な透明の水晶ウィ
ンドを使用する必要がある。加えて、数セルのみを消去
したい場合にも、露出されたＥＰＲＯＭセルのアレイ全
体が消去される。このような欠点を克服するために、フ
ラッシュ電気的消去可能リード・オンリメモリ、すなわ
ちフラッシュＥＥＰＲＯＭとして広く知られるメモリが
開発されたのである。
【０００７】フラッシュＥＥＰＲＯＭは典型的には、熱
い電子の注入とは違いファウラ・ノルドハイムトンネリ
ング現象を、セルのプログラミング並びにセルの消去に
使用する。通常２５ボルトを下回る電圧信号がコントロ
ールゲートに与えられ、このゲートはフローティングゲ
ートに容量結合されており、一方ドレインは接地電位か
またはコントロールゲートに与えられたものを下回る電
圧かのいずれかに保持されており、かつソースは接地電
位に保持される。このような条件で、ファウラ・ノルド
ハイムトンネリング現象が起こり、ドレインからの電子
がＳｉＯ2 の薄い層（トンネル誘電体）を突き破ってフ
ローティングゲートに達する。
【０００８】ＥＥＰＲＯＭとＥＰＲＯＭとの重要な相違
点はセルが消去されるやり方にあり、より詳細にはフロ
ーティングゲートの電子が取除かれる方法にある。ＵＶ
・消去可能ＥＰＲＯＭと違い、従来型のＥＥＰＲＯＭの
セルはフローティングポリシリコンゲートを消去するた
めにファウラ・ノルドハイム電子トンネル現象を電気的
に引起こす。典型的には２５ボルトを下回る電圧信号が
セルのドレインに与えられ、コントロールゲートは接地
電位に保持され、かつソースはフローティングのままに
されるか、または特定されない電圧電位におかれる。結
果として、フローティングゲート上に蓄積された電子が
トンネル誘電体を突き破るトンネルを形成してソースに
到達することになる。
【０００９】ＵＶ消去に対する電気的な消去の有利点
は、ＵＶがアレイ内のすべてのセルを消去するのと違
い、アレイ内のセルの選択的な消去が可能になる点であ
る。従来型ＥＥＰＲＯＭセルはそのセルの消去を制御す
るための付加的な「選択」ゲートを備える。その選択ゲ
ートを制御するためにメモリセルアレイ内の各ＥＥＰＲ
ＯＭセルに対しバイト・デコードトランジスタを設ける
ことにより、ＵＶ消去可能ＥＰＲＯＭメモリアレイの場
合のアレイ全体の消去とは違い、アレイ内の個々のセル
またはビットの選択的消去が可能になる。
【００１０】このようにして選択的消去が達成可能であ
るにもかかわらず、この付加的な選択ゲートが、たとえ
ばＥＥＰＲＯＭセルがＥＰＲＯＭセルよりいくらか大き
くなる等の問題を引起こす。
【００１１】フラッシュＥＥＰＲＯＭセルとして知られ
る代替型のＥＥＰＲＯＭセルは付加的な選択ゲートを含
んでおらず、かつしたがって従来技術のＥＥＰＲＯＭセ
ルに比べて小さい。しかしながら、フラッシュＥＥＰＲ
ＯＭセルのメモリアレイは典型的にはセレクトゲートが
ないために選択的な消去を行なうことはできない。ＥＰ
ＲＯＭセルアレイと同様、アレイ内のすべてのセルを消
去する必要がなくても、フラッシュＥＥＰＲＯＭセルア
レイのセルのすべてが消去されてしまう。その上、フラ
ッシュＥＥＰＲＯＭはしばしばそれらの異なるアレイの
アーキテクチャによりかつバイト選択回路を持たないた
めに、従来のＥＥＰＲＯＭに比べてよりプログラムディ
スターブ（program disturb ）の問題を被りやすい。
【００１２】フラッシュＥＥＰＲＯＭを使用するメモリ
アレイはしばしば「チップモード」プログラムサイクル
を採用する。まず、アレイ内のすべてのセルがプログラ
ムされる（論理オフ状態）。次に、アレイ内のすべての
セルが消去される（論理オン状態）。最後に、アレイ内
の個々のセルが選択的にプログラムされ、かつ他のセル
は消去された状態のままである。「過消去」を避けるた
めに、メモリアレイ内のすべてのセルが消去される前に
まずプログラムされる点に留意されたい。過消去された
セルに関しては、非選択のセルがリーキイ（ｌｅａｋ
ｙ）になることが可能で、ひいては同じビットライン上
の選択されたビットを誤って検知することになり、かつ
そのビットを再びプログラムすることが難しくなる。
【００１３】チップモードプログラミングは、単一のセ
ル（データビット）をプログラムする必要があるときは
常にチップ全体が上記のサイクルを行なわなければなら
ないという不利益を有する。したがって、すべてのセル
が少なくとも１回のプログラムと消去のサイクルを経な
ければならない。結果として、不必要にサイクルされ
る、すなわちプログラムされかつ消去されるセルがあ
り、これが不必要なかつ早過ぎる消耗につながる。その
上、平均プログラミング時間が不必要に長くなり得る。
【００１４】これらの点に鑑み、フラッシュＥＥＰＲＯ
Ｍセルの選択的な消去に関し改善された方法を提供する
ことはこの発明の総括的な目的である。
【００１５】
【発明の要約】広義には、本件発明はフラッシュＥＥＰ
ＲＯＭセルのメモリセルアレイをプログラムするための
改善された方法を開示しており、これによりサイクリン
グの低減かつしたがってメモリアレイ内の典型的なセル
の耐久時間を延ばしかつ平均的なプログラミング時間を
低減することが可能になる。より詳細には、本件発明の
ページモードプログラミング法は、それらセルの関連す
るコントロール／フローティングゲートでの電圧レベル
を上昇させて、消去の間に関連するソースへの電圧信号
の付与により引起こされる電界に対抗しかつこれを取消
すことで、そのまま置いておかれるべきセルの消去を防
ぐことにより実現され得る。
【００１６】したがって、この発明はアレイ内のセルの
選択消去を可能にすることにより、より高いプログラミ
ング効率を達成しかつフラッシュＥＥＰＲＯＭセルの耐
久時間を引延ばすために、メモリセルアレイ内のフラッ
シュＥＥＰＲＯＭセルを選択的にプログラムする方法を
提供するものである。
【００１７】本件発明の特徴および利点は添付の図面を
参照しながら以下に行なわれる説明により、よりよく理
解されるであろう。なお図面において同じ参照番号は同
じ部分を指す。
【００１８】
【好ましい実施例の詳細な説明】本件発明はメモリセル
アレイ内のフラッシュＥＥＰＲＯＭセルの改善されたプ
ログラム方法を提供し、これによればアレイ内のすべて
のセルを消去することなく単一のセルをプログラムする
ことができる。本件発明のページモードプログラム法
は、チップモードプログラミングで使用されるフルアレ
イ消去とは違い、セルの選択消去を採用しており、結果
としてより高いプログラミング効率、より早いプログラ
ム時間、かつセルのより長い耐久時間がもたらされる。
【００１９】第１図は本件発明を実施するためのフラッ
シュＥＥＰＲＯＭセルのｎＸｎメモリアレイ１０の部分
を示す。典型的セル１２はワードライン（ＷＬＯ）に接
続されたコントロール／フローティングゲート１４と、
ビットライン（ＢＬＯ）に取付けられたドレイン１６
と、Ｖｓｓ線に接続されたソース１８とを備える。アレ
イ内のセルは「ページ」に配列される。ページは、ソー
ス端子が共通のＶｓｓ線に結合されかつコントロールゲ
ートが共通のワードラインに結合された一連のセルとし
て規定される。たとえば、コントロールゲートがＷＬＯ
に接続されかつソースが共通のＶｓｓ線に接続されるセ
ルは１ページ分のメモリセルを含んでおり、その内の２
つ（セル１２および２０）が第１図に示される。好まし
い実施例においては、このような８つのセルが１バイト
のメモリを含む。ページ内の各セルはそのドレインに接
続された異なるビットライン（ＢＬＯ−ＢＬｎ）を有し
ている。
【００２０】周知のチップモードプログラミング法にし
たがいメモリアレイ１０内のセルを消去するには、Ｖｓ
ｓと名称づけられた線を経由してすべてのセルのソース
に電圧Ｖｐｐが付与され、ビットラインはフローティン
グの状態におかれ、かつワードラインはすべて接地電位
に保持される。メモリアレイ全体がこのチップモード法
の結果として消去される。しかしながら、本件発明のペ
ージモード法にしたがえば、そのまま置いておかれるべ
きページのワードラインにＶｐｐに近い電圧を供給する
ことにより、セルページの選択的消去が実行され得る。
すなわち、消去動作はワードラインが接地電位ではなく
Ｖｐｐにあるページにおいては取消されることになる。
本件発明のページモード法の動作について以下に詳細に
説明する。
【００２１】ページモードプログラムサイクルにおいて
は、サイクルを行なうメモリアレイのセルのみが論理オ
フ状態にプログラムされる、すなわちそれらのソースを
Ｖｓｓという線を経由して接地電位につなぎ、Ｖｐｐを
ワード線を経由してコントロール／フローティングゲー
トに与え、かつビット線をＶｐｐ（１２ボルト）とＶｃ
ｃ（５ボルト）の間の高い電圧に保持することにより誘
電体内へのドレインからの熱い電子の注入を行なうこと
によってである。チップモードサイクルの場合のよう
に、最初にメモリアレイのすべてのセルをプログラムす
る必要がない点に留意されたい、というのはページモー
ドを使用すればすべてのセルが消去されるわけではない
からである。
【００２２】初期プログラミングが完了すると、消去動
作が行なわれる。しかしながら、チップモード消去段と
違い、ページモード消去段においては選択されたセルペ
ージのみが論理オン状態に消去される。消去はＶｓｓ線
を経由してソースにＶｐｐを付与し、ドレインをフロー
ティング電位に置き、かつコントロール／フローティン
グゲートをワード線を介して接地電位につなぐことによ
り行なわれる。選択消去はそのまま置かれるべきすなわ
ち消去されないセルページのワード線を接地電位ではな
くＶｐｐに近い電圧に保持し、それらのセルページにお
ける消去プロセスを取消しかつこれを阻止することによ
り行なわれる。最後に、選択プログラミングはビットラ
インがハイであるセルのみをプログラムすることにより
そのサイクルを完了するべく行なわれ、電子トンネル現
象を引起こすためにプログラムされるべきセルのドレイ
ンにＶｃｃとＶｐｐの間の電圧電位を付与することを含
む。
【００２３】たとえば、ユーザが最初にすべてのセルを
不必要に消去することなく、ビット００に対応するセル
１２を選択的にプログラムすることを望むならば、以下
のテーブルに示されたやり方が採用され得る。 まず、初期プログラム段の際に、ＷＬＯはページ０のす
べてのセルをプログラムするためにＶｐｐに保持され、
このページとはセル００を含むものであり、その他のワ
ード線、線ＶssおよびＷＬ１−ＷＬｎは接地電位に保持
される。
【００２４】次に、ＷＬＯにつながるセルのみが、ＷＬ
０を接地につなぎかつＷＬ１ないしＷＬｎをＶｐｐに近
い電位に保持し、それらセルページ内での消去を取消す
ことで消去される。線ＶssはＶppに保持される。
【００２５】最後にセル１２はＢＬＯをハイに保持し、
ＷＬＯをＶｐｐに保持し、線Ｖｓｓを接地に保持し、か
つすべての他のビット線およびワード線を接地電位につ
なぐことにより排他的にプログラムされ得る。アレイの
他のセルについても同様の方法でプログラムされ得る点
を理解されたい。
【００２６】ワード線をハイに保持することにより消去
を禁止するために使用される回路の実現については本件
と同一譲受人の特許出願である、１９８９年１０月２３
日出願の、バン・バスカーク他（Ｖａｎ Ｂｕｓｋｉｒ
ｋ ｅｔ ａｌ．）により発明された「ページ・イレー
スド・アーキテクチャを有するフラッシュＥＥＰＲＯＭ
アレイ」（FLASH EEPROM ARRAY with PAGED ERASED ARC
HITECTURE ）という名称の米国特許連続番号第０７／４
２６，６０１号に詳しい。ここでこの出願を引用により
援用する。
【００２７】第２図は約１００Åの均一なトンネル誘電
体２２を有する初期のＥＥＰＲＯＭセル２０の側面の断
面図であり、このセルは本件発明の方法にしたがいプロ
グラムが可能である。フローティングゲート２４はポリ
間（interpoly ）誘電体２８によりコントロールゲート
２６から分離される。
【００２８】本件発明の方法は第３図に示されるような
スプリット・ゲートセル３０にも適用可能であり、ゲー
ト誘電体３２（セルのドレイン側の誘電体）はソース
側、すなわちトンネル誘電体３４に比べて厚い。ゲート
誘電体３２は約２００Åの厚さであり、トンネル誘電体
の厚さは約１００Åである。スプリット・ゲートフラッ
シュＥＥＰＲＯＭセルのより詳細については、本件と同
一譲受人の特許出願である、１９９０年９月１８日発行
のチ・チャン（Ｃｈｉ Ｃｈａｎｇ）による発明の「１
つのトランジスタフラッシュＥＰＲＯＭセル」（ONE TR
ANSISTOR FLASH EPROM CELL ）という名称の米国特許第
４，９５８，３２１号を参照し、これについてはここに
引用により援用する。
【００２９】スプリット・ゲートセルの主要な有利点は
このセルがプログラムディスターブを低減させる点であ
る。プログラムディスターブでは、長いプログラム・選
択期間においてトンネル誘電体を横切る（すなわちドレ
インとフローティングゲートの間に）望ましくない電界
を誘引し、これがあるセルにおけるメモリ損失（すなわ
ちフローティングゲートからの電子の損失）を結果とし
てもたらし得る。セルのドレイン側のより厚い誘電体は
このようなフローティングゲートからドレインへの電荷
の漏れを低減する。加えて、セルのソース側のより薄い
誘電体はそれでもなおフローティングゲートからソース
への電子のトンネル現象の発生を容易にすることができ
る。
【００３０】したがって、本件発明はページモードプロ
グラミングによりメモリアレイ内のフラッシュＥＥＰＲ
ＯＭセルの改善されたプログラミング方法を提供する。
本件発明の方法によれば従来技術のＥＥＰＲＯＭセルの
プログラム選択性という利点の多くの部分と、フラッシ
ュＥＥＰＲＯＭセルの大きさの優位性がもたらされる。
したがって、本件発明によればより効率的なセルごとの
プログラミングが可能でありセルの消耗が低減される。
【００３１】この発明は特定的な実施例を参照して記載
されたが、説明は例示目的でありかつ発明を限定するこ
とを意図していない。記載された方法に対し様々な修正
が、先行の請求項により定義されるこの発明の真の精神
および範囲から逸脱することなく、当業者により行なわ
れ得る。
【図面の簡単な説明】
【図１】この発明にしたがうフラッシュＥＥＰＲＯＭセ
ルのｎＸｎメモリアレイの部分を示す図である。
【図２】初期のＥＥＰＲＯＭセルの断面図である。
【図３】この発明の一実施例にしたがう、スプリット・
ゲートＥＥＰＲＯＭセルの断面図である。
【符号の説明】
１０…ｎＸｎメモリアレイ １２…セル １４…コントロール／フローティングゲート １６…ドレイン １８…ソース ３０…スプリット・ゲートセル ３２…ゲート誘電体 ３４…トンネル誘電体

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 フラッシュＥＥＰＲＯＭセルのプログラ
    ム方法であって、 複数のフラッシュＥＥＰＲＯＭセルを含むアレイ内で使
    用するためのものであり、前記フラッシュＥＥＰＲＯＭ
    セルの各々がプログラムかつ消去可能であり、アレイ
    が、セルのソースに共通のＶｓｓ線と、特定のセルの各
    々の連続の各々のコントロール／フローティングゲート
    に各共通の複数の各ワード線と、その特定的セルの各々
    の連続における特定の各位置におけるセルのドレインに
    各共通の複数の各ビット線とを含み、 その方法が、 Ｖｓｓ線とメモリアレイのワード線の少なくとも１つと
    に結合されたセルをプログラムするステップと、 Ｖｓｓ線とワード線の少なくとも１つとに結合されたセ
    ルを消去するステップと、 前記消去ステップの過程において、Ｖｓｓ線とワード線
    の少なくとも１つの双方に結合されたセルを除くセルの
    消去を禁止するステップと、 Ｖｓｓ線とワード線の少なくとも１つとに結合された個
    々のセルを選択的にプログラムするステップとを含む、
    方法。
  2. 【請求項２】 前記プログラミングの第１のステップ
    が、 Ｖｓｓ線を接地電位に保持するステップと、 Ｖｓｓ線およびワード線の少なくとも１つとに結合され
    た双方のセルに共通のワード線を電圧Ｖｐｐに保持する
    ステップと、 Ｖｓｓ線とワード線の少なくとも１つとの双方に結合さ
    れたセルのビット線を高い電圧レベルに保持するステッ
    プとを含む、請求項１に記載の方法。
  3. 【請求項３】 前記消去ステップが、 Ｖｓｓ線を電圧電位Ｖｐｐに保持するステップと、 Ｖｓｓ線およびワード線の少なくとも１つに結合された
    セルの双方に共通のワード線を接地電位に保持するステ
    ップと、 Ｖｓｓ線とワード線の少なくとも１つの双方に結合され
    たセルのビット線をフローティング電圧電位に保持する
    ステップとをさらに含む、請求項１に記載の方法。
  4. 【請求項４】 前記消去禁止ステップが、 Ｖｓｓ線とワード線の少なくとも１との双方に結合され
    たセルを除くセルに共通のワード線をＶｐｐに近い電圧
    に保持するステップを含む、請求項３に記載の方法。
  5. 【請求項５】 前記選択的にプログラムするステップ
    が、 Ｖｓｓ線を接地電位に保持するステップと、 Ｖｓｓ線とワード線の少なくとも１つとに結合されたセ
    ルの双方に共通のワード線を電圧Ｖｐｐに保持するステ
    ップと、 Ｖｓｓとワード線の少なくとも１つの双方に結合された
    セルの内少なくとも１つのビット線を高い電圧レベルに
    保持するステップとを含む、請求項１に記載の方法。
  6. 【請求項６】 少なくとも１つの各Ｖｓｓ線と、複数の
    ビット線と、複数のワード線とを含む複数のフラッシュ
    ＥＥＰＲＯＭセルを含むアレイにおいて使用するための
    方法であって、アレイが複数の各ページに組織され、各
    ページが各Ｖｓｓ線に双方とも結合されたソースと複数
    のワード線の内の各１つに結合されたゲートを含み、か
    つ複数のビット線の各１つに結合されたドレインを含む
    複数のセルを含み、 その方法が、 少なくとも１つの各ページのセルをプログラムするステ
    ップと、 少なくとも１つの各ページのセルを消去するステップ
    と、 前記消去ステップの過程において、少なくとも１つの他
    の各ページにおけるセルの消去を禁止するステップと、 少なくとも１つの各ページの個々のセルを選択的にプロ
    グラムするステップとを含む方法。
  7. 【請求項７】 前記第１のプログラムするステップが多
    重の各ページのセルをプログラムするステップを含み、 前記消去ステップが多重の各ページのセルを消去するス
    テップを含み、 前記選択的にプログラムするステップが多重の各ページ
    の個々のセルをプログラムするステップを含む、請求項
    ６に記載の方法。
  8. 【請求項８】 前記禁止するステップが多重の他の各ペ
    ージのセルの消去を禁止するステップを含む、請求項７
    に記載の方法。
JP5365692A 1991-03-13 1992-03-12 フラツシユｅｅｐｒｏｍセルのプログラム方法 Pending JPH0581884A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US668608 1984-11-06
US07/668,608 US5191556A (en) 1991-03-13 1991-03-13 Method of page-mode programming flash eeprom cell arrays

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JPH0581884A true JPH0581884A (ja) 1993-04-02

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ID=24683040

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Application Number Title Priority Date Filing Date
JP5365692A Pending JPH0581884A (ja) 1991-03-13 1992-03-12 フラツシユｅｅｐｒｏｍセルのプログラム方法

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US (1) US5191556A (ja)
EP (1) EP0503756B1 (ja)
JP (1) JPH0581884A (ja)
AT (1) ATE169766T1 (ja)
DE (1) DE69226546T2 (ja)

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