JPH0581881A - Semiconductor storage device - Google Patents

Semiconductor storage device

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Publication number
JPH0581881A
JPH0581881A JP3269991A JP26999191A JPH0581881A JP H0581881 A JPH0581881 A JP H0581881A JP 3269991 A JP3269991 A JP 3269991A JP 26999191 A JP26999191 A JP 26999191A JP H0581881 A JPH0581881 A JP H0581881A
Authority
JP
Japan
Prior art keywords
high voltage
circuit
pulse width
erasing
memory transistor
Prior art date
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Pending
Application number
JP3269991A
Other languages
Japanese (ja)
Inventor
Kenji Noguchi
健二 野口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP3269991A priority Critical patent/JPH0581881A/en
Publication of JPH0581881A publication Critical patent/JPH0581881A/en
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Abstract

PURPOSE:To obtain the enough shift amount of the threshhold of a memory transistor after rewriting many times in an EEPROM. CONSTITUTION:This storage device is provided with an erasing/programing times storage circuit 29 storing the erasing/programing times of the memory transistor, and after rewriting a specified times, an oscillator 15 set with the pulse width of a high voltage pulse is switched to an oscillator 28 which has a longer period than a previous one to generate a pulse.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は半導体記憶装置、特に
電気的に消去・書き込み可能な不揮発性半導体記憶装置
(以下、EEPROMと称す)に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to an electrically erasable / writable non-volatile semiconductor memory device (hereinafter referred to as EEPROM).

【0002】[0002]

【従来の技術】図2は従来の半導体記憶装置(EEPR
OM)のメモリセルの断面図を示し、図3はプログラム
用高電圧発生回路を示し、また図5はそのタイマ回路の
構成を示す図であり、さらに図5はタイマ回路に使われ
ている分周器の具体的回路図を示す。図2において、6
は基板であり、その表面にはN+ ドレイン拡散領域4及
びN- ソース拡散領域5が形成されている。また基板6
上方にはトンネル酸化膜3を介してフローティングゲー
ト2が形成され、さらにその上には図示しない酸化膜を
介してコントロールゲート1が設けられている。
2. Description of the Related Art FIG. 2 shows a conventional semiconductor memory device (EEPR).
OM) memory cell cross-sectional view, FIG. 3 shows a high voltage generation circuit for programming, FIG. 5 is a diagram showing the configuration of the timer circuit, and FIG. 5 shows a portion used for the timer circuit. The concrete circuit diagram of a frequency divider is shown. In FIG. 2, 6
Is a substrate, and an N + drain diffusion region 4 and an N source diffusion region 5 are formed on the surface thereof. Substrate 6
A floating gate 2 is formed above the tunnel oxide film 3, and a control gate 1 is further provided thereon via an oxide film (not shown).

【0003】また図3において、7は源発振器であり、
該回路の動作タイミングの基本となるクロックを生成す
る。また13は高電圧を発生させるチャージポンプであ
り、14はチャージポンプ13から発生された高圧出力
を分圧する分圧器である。11は分圧器14で分圧され
た電位とノードAの電位とを比較するコンパレータであ
り、該コンパレータ出力でもってチャージポンプ13を
駆動するドライバ12が制御される。またスイッチドキ
ャパシタ回路8は前記ノードAの電圧をそのRC時定数
で決まる基準電圧まで立ち上げる回路である。10はタ
イマ回路であり、出力される高電圧のパルス幅を決定す
る役割を果たし、9はそのタイミングを制御するNチャ
ネルトランジスタである。
Further, in FIG. 3, 7 is a source oscillator,
A clock that is the basis of the operation timing of the circuit is generated. Further, 13 is a charge pump that generates a high voltage, and 14 is a voltage divider that divides the high-voltage output generated from the charge pump 13. Reference numeral 11 is a comparator that compares the potential divided by the voltage divider 14 with the potential of the node A, and the driver 12 that drives the charge pump 13 is controlled by the output of the comparator. The switched capacitor circuit 8 is a circuit that raises the voltage of the node A to a reference voltage determined by its RC time constant. Reference numeral 10 is a timer circuit, which plays a role of determining the pulse width of the output high voltage, and 9 is an N-channel transistor which controls the timing thereof.

【0004】また図4において、15は図3の源発振器
7とは周波数の異なる源発振器であり、該発振器15の
後段には分周器16,17,18が接続されている。さ
らに図5において、19,20はインバータ、21,2
2,23,24はトランスファゲートトランジスタ、2
5,26はNAND回路、27はリセット信号を示す。
Further, in FIG. 4, reference numeral 15 is a source oscillator having a frequency different from that of the source oscillator 7 of FIG. 3, and frequency dividers 16, 17, and 18 are connected to the subsequent stage of the oscillator 15. Furthermore, in FIG. 5, 19 and 20 are inverters, 21 and 2,
2, 23, 24 are transfer gate transistors, 2
5, 26 are NAND circuits, and 27 is a reset signal.

【0005】次に動作について説明する。フローティン
グゲート型EEPROMではフローティングゲート2と
+ ドレイン拡散層5の重なり部分の一部の酸化膜が薄
く形成されており、この部分の酸化膜はトンネル酸化膜
と呼ばれている。このトンネル酸化膜3を通してフロー
ティングゲート2に電子を注入したり、除去したりする
ことにより、メモリトランジスタのしきい値を変化さ
せ、“0”/“1”を記憶させている。
Next, the operation will be described. In the floating gate type EEPROM, a part of the oxide film in the overlapping portion of the floating gate 2 and the N + drain diffusion layer 5 is thinly formed, and the oxide film in this part is called a tunnel oxide film. By injecting or removing electrons into the floating gate 2 through the tunnel oxide film 3, the threshold value of the memory transistor is changed and "0" / "1" is stored.

【0006】すなわちフローティングゲート型EEPR
OMにおいて消去とは、フローティングゲート2に電子
を注入することであり、コントロールゲート1に高電圧
(VPP)を印加し、ドレイン5,ソース4をGNDにす
ることにより行われ、メモリトランジスタのしきい値を
高い側にシフトさせて情報“1”を記憶することをい
う。
That is, floating gate type EEPR
In the OM, erasing means injecting electrons into the floating gate 2 and is performed by applying a high voltage (V PP ) to the control gate 1 and setting the drain 5 and the source 4 to GND, and the erase of the memory transistor is performed. It means to store the information "1" by shifting the threshold value to the higher side.

【0007】またプログラムとは、フローティングゲー
ト2から電子を除去することであり、ドレイン5に高電
圧(VPP)を印加し、コントロールゲート1をGND
に、ソース4をオープンにすることにより行われ、メモ
リトランジスタのしきい値を低い側にシフトさせて情報
“0”を記憶することをいう。
The program is to remove electrons from the floating gate 2 by applying a high voltage (V PP ) to the drain 5 and setting the control gate 1 to GND.
In addition, it is performed by opening the source 4 and shifts the threshold value of the memory transistor to a lower side to store information "0".

【0008】ここで、消去/プログラム時に印加する高
電圧(VPP)はチャージポンプ13で作られるが、トン
ネル酸化膜3に過度な電界が印加されないように立上り
をなまらせている。即ちチャージポンプ13で生成され
た高電圧VPPは分圧器14にて分圧され、それをノード
Aに現れるスイッチドキャパシタ8の出力信号とコンパ
レータ11で比較し、その結果をドライバ12を介して
チャージポンプ13にフィードバックしている。つま
り、スイッチドキャパシタ8の容量と抵抗からなるRC
で立上り時定数は決定される。
Here, the high voltage (V PP ) applied at the time of erasing / programming is generated by the charge pump 13, but the rising is smoothed so that an excessive electric field is not applied to the tunnel oxide film 3. That is, the high voltage V PP generated by the charge pump 13 is divided by the voltage divider 14, the output signal of the switched capacitor 8 appearing at the node A is compared with the comparator 11, and the result is passed through the driver 12. It feeds back to the charge pump 13. That is, the RC including the capacitance of the switched capacitor 8 and the resistance
The rising time constant is determined by.

【0009】また、パルス幅はタイマ回路10の出力が
“L”レベルでトランジスタ9がオフする時のみ有効と
なるようになっている。そして、タイマ回路10の出力
は源発振器15で発生した基本クロックを分周器16,
17,18で大きくすることで得られたものであり、例
えば、源発振器15の周期が1μsとすると、分周器1
6の出力U1,反転U1の周期は2μs、分周器17の
出力U2,反転U2の周期は4μsとなり、分周器をn
段重ねることにより所望の周期が得られる。
The pulse width is effective only when the output of the timer circuit 10 is at "L" level and the transistor 9 is turned off. The output of the timer circuit 10 divides the basic clock generated by the source oscillator 15 into a frequency divider 16,
It is obtained by increasing the frequency of 17 and 18. For example, when the period of the source oscillator 15 is 1 μs, the frequency divider 1
The cycle of the output U1 and the inverted U1 of 6 is 2 μs, the cycle of the output U2 and the inverted U2 of the frequency divider 17 is 4 μs, and the frequency divider n
A desired cycle can be obtained by stacking layers.

【0010】上記分周器16〜18の具体的な回路は図
5に示す通りであり、リセット信号27が“H”レベル
になり、基本クロック反転U0が“L”レベルから
“H”レベルになる度に反転U1は変化する。しかし逆
に“H”レベルから“L”レベルに変化しても反転U1
は変化しない。よって周期は2倍になる。
A concrete circuit of the frequency dividers 16 to 18 is as shown in FIG. 5, in which the reset signal 27 becomes "H" level and the basic clock inversion U0 changes from "L" level to "H" level. The inversion U1 changes every time. However, on the contrary, even if the "H" level changes to the "L" level, the inversion U1
Does not change. Therefore, the cycle is doubled.

【0011】[0011]

【発明が解決しようとする課題】従来の半導体記憶装置
(EEPROM)は以上のように構成されていたので、
消去/プログラム時にメモリセルのコントロールゲート
に印加される高電圧パルスの幅はチップ内部にて予め所
定の値に決められており、消去/プログラムを繰り返し
行い、トンネル酸化膜のダメージが累積してメモリトラ
ンジスタのしきい値の振幅が狭くなっても同じ高電圧パ
ルスで消去/プログラムを行わなければならず、メモリ
トランジスタのしきい値が十分シフトせず、ひいては消
去/プログラム不良を招くなどの問題点があった。
Since the conventional semiconductor memory device (EEPROM) is configured as described above,
The width of the high-voltage pulse applied to the control gate of the memory cell at the time of erasing / programming is preset to a predetermined value inside the chip. Repeated erasing / programming causes damage to the tunnel oxide film to accumulate and the memory Even if the amplitude of the threshold voltage of the transistor is narrowed, the same high voltage pulse must be used for erasing / programming, the threshold voltage of the memory transistor is not sufficiently shifted, and eventually erasing / programming is defective. was there.

【0012】この発明は上記のような問題点を解消する
ためになされたものであり、消去/プログラムの実施回
数に係わらず常に一定の量でしきい値がシフトする半導
体記憶装置を得ることを目的とする。
The present invention has been made in order to solve the above problems, and it is an object of the present invention to obtain a semiconductor memory device in which the threshold value is always shifted by a constant amount regardless of the number of erase / program executions. To aim.

【0013】[0013]

【課題を解決するための手段】この発明に係る半導体記
憶装置(EEPROM)は、メモリトランジスタの書き
換え回数を計数し、所定の計数を超えた後に、高電圧の
パルス幅を大きい値に変更する高電圧パルス幅変更手段
を備えたものである。
A semiconductor memory device (EEPROM) according to the present invention counts the number of times of rewriting of a memory transistor and, after exceeding a predetermined count, changes a pulse width of a high voltage to a large value. It is provided with a voltage pulse width changing means.

【0014】[0014]

【作用】この発明においては、メモリトランジスタの消
去/プログラムの回数により高電圧のパルス幅を変更
し、消去/プログラムの回数が多くなるにつれてパルス
幅が大きくなるようにしたから、メモリトランジスタの
トンネル酸化膜が劣化しても、十分にフローティングゲ
ートのしきい値をシフトさせることができる。
In the present invention, the pulse width of the high voltage is changed according to the number of times of erasing / programming the memory transistor, and the pulse width is increased as the number of times of erasing / programming increases. Even if the film deteriorates, the threshold value of the floating gate can be sufficiently shifted.

【0015】[0015]

【実施例】以下、この発明の一実施例による半導体記憶
装置を図ついて説明する。図1は本実施例の一実施例に
よる半導体記憶装置のタイマ回路を示す図であり、図4
と同一符号は同一または相当部分を示し、28は源発振
器であり、その周期を源発振器15よりも長くしたもの
である。29は消去/プログラム回数記憶回路であり、
不揮発性メモリセルを記憶素子として複数有し、消去/
プログラムが1回行われるごとに1つ繰り上がるように
構成されている。
DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor memory device according to an embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram showing a timer circuit of a semiconductor memory device according to an embodiment of the present invention.
The same reference numeral indicates the same or a corresponding portion, and 28 is a source oscillator whose period is longer than that of the source oscillator 15. 29 is an erase / program count storage circuit,
It has a plurality of nonvolatile memory cells as storage elements,
The program is configured so that it is incremented by one each time it is executed.

【0016】メモリトランジスタの基本的な動作は従来
と同様であるため、ここではその動作時のタイマ回路の
動作を主に説明する。消去/プログラム回数記憶回路2
9は、例えば、記憶素子を20個用有し、それぞれを2
進数の1桁目から20桁目までに対応させたものとする
と、220≒1000000まで数えられるようになって
おり、初期値として全メモリに“0”を記憶させてお
き、1回書き換えを行う毎に“1”が書き込まれてい
く。すると、下位から17桁目が“0”→“1”に変化
すると、約10万回の書き換えが完了したことになる。
Since the basic operation of the memory transistor is the same as the conventional one, the operation of the timer circuit at that time will be mainly described here. Erase / program count storage circuit 2
9 has, for example, 20 storage elements, and each has 2 storage elements.
Assuming that the correspondence is made from the first digit to the twentieth digit of the decimal number, it is possible to count up to 2 20 ≈1,000,000, and "0" is stored in all the memories as the initial value, and it is rewritten once. "1" is written every time it is performed. Then, when the 17th digit from the lower order changes from “0” to “1”, rewriting is completed about 100,000 times.

【0017】この情報の変化を受けて、該消去/プログ
ラム回数記憶回路29により源発振器15に代えて、こ
れよりも周期の長い源発振器28から後段の分周器16
に出力が切り換えられる。これによりタイマ回路出力は
それまでの出力よりも長い出力(Lレベル)が得られ、
従ってパルス幅の広い高電圧パルスが得られるようにな
る。
In response to this change in information, the erase / program count storage circuit 29 replaces the source oscillator 15, and the source oscillator 28 having a longer cycle than that of the source oscillator 15 is provided to the frequency divider 16 in the subsequent stage.
The output is switched to. As a result, the output of the timer circuit is longer (L level) than the previous output,
Therefore, a high voltage pulse having a wide pulse width can be obtained.

【0018】そしてこのようにして得られた幅の長い高
電圧パルスを、消去時に、メモリトランジスタのコント
ロールゲートに印加することにより、フローティングゲ
ートに十分な量の電子が注入され、メモリトランジスタ
は十分に高いしきい値にシフトされる。一方、プログラ
ム時には、幅の長い高電圧パルスがメモリトランジスタ
のドレインに印加され、これによりフローティングゲー
トの電子の引き抜きが十分に行われ、メモリトランジス
タは十分に低いしきい値にシフトされる。
Then, by applying the long high-voltage pulse thus obtained to the control gate of the memory transistor at the time of erasing, a sufficient amount of electrons are injected into the floating gate, so that the memory transistor is sufficiently filled. Shifted to higher threshold. On the other hand, at the time of programming, a high voltage pulse having a long width is applied to the drain of the memory transistor, whereby electrons in the floating gate are sufficiently extracted, and the memory transistor is shifted to a sufficiently low threshold value.

【0019】このように本実施例によれば、EEPRO
Mの高電圧発生回路のタイマ回路に、メモリトランジス
タの消去/プログラム回数を記憶する消去/プログラム
回数記憶回路29を設け、消去/プログラム回数が所定
の回数に至ると、より周期の長い源発振器28を用いて
タイマ回路を動作させるようにしたから、タイマ回路の
Lレベル出力周期が長くなり、従って高圧パルス発生回
路で発生した高電圧のパルス幅が大きくなり、その結
果、メモリトランジスタのトンネル酸化膜のダメージ大
きくなってもしきい値のシフト量を十分に確保すること
ができ、消去/プログラム動作を安定して行うことがで
きる。
As described above, according to this embodiment, EEPRO
The timer circuit of the M high voltage generation circuit is provided with an erase / program count storage circuit 29 for storing the erase / program count of the memory transistor. When the erase / program count reaches a predetermined number, a source oscillator 28 having a longer cycle is provided. Since the timer circuit is operated by using, the L-level output cycle of the timer circuit becomes long, and therefore the pulse width of the high voltage generated in the high voltage pulse generating circuit becomes large, and as a result, the tunnel oxide film of the memory transistor is formed. Even if the damage becomes large, the threshold shift amount can be sufficiently secured, and the erase / program operation can be stably performed.

【0020】なお上記実施例では、メモリトランジスタ
の消去/プログラム回数が所定の回数になった時に、よ
り周期の長い源発振器に切り換えて高電圧のパルス幅を
延長するようにしたが、周期の異なる源発振器を複数設
け、これを消去/プログラム回数に応じて切り換え、パ
ルス幅の異なる複数の高電圧を段階的に用いるようにし
てもよい。
In the above embodiment, when the number of times of erasing / programming the memory transistor reaches a predetermined number, the source oscillator having a longer cycle is switched to extend the pulse width of the high voltage, but the cycle is different. A plurality of source oscillators may be provided and switched according to the number of times of erasing / programming, and a plurality of high voltages having different pulse widths may be used stepwise.

【0021】[0021]

【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、メモリトランジスタの消去/プログラ
ムの回数により高電圧のパルス幅を変更し、消去/プロ
グラムの回数が多くなるにつれてパルス幅が大きくなる
ようにしたから、メモリトランジスタのトンネル酸化膜
が劣化しても、十分にフローティングゲートのしきい値
をシフトさせることができ、その結果、メモリトランジ
スタの消去/プログラムの実施回数に係わらず安定した
消去/プログラムを行うことができるという効果があ
る。
As described above, according to the semiconductor memory device of the present invention, the pulse width of the high voltage is changed according to the number of times of erasing / programming of the memory transistor, and the pulse width increases as the number of times of erasing / programming increases. Therefore, even if the tunnel oxide film of the memory transistor is deteriorated, the threshold value of the floating gate can be sufficiently shifted, and as a result, regardless of the number of erase / program executions of the memory transistor. There is an effect that stable erase / program can be performed.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例による半導体記憶装置(EE
PROM)のタイマ回路を示す図。
FIG. 1 illustrates a semiconductor memory device (EE) according to an embodiment of the present invention.
The figure which shows the timer circuit of (PROM).

【図2】一般的な半導体記憶装置(EEPROM)のメ
モリセルの断面図。
FIG. 2 is a cross-sectional view of a memory cell of a general semiconductor memory device (EEPROM).

【図3】一般的な半導体記憶装置(EEPROM)のプ
ログラム用高電圧発生回路を示す図。
FIG. 3 is a diagram showing a high voltage generation circuit for programming of a general semiconductor memory device (EEPROM).

【図4】従来の半導体記憶装置(EEPROM)のタイ
マ回路を示す図。
FIG. 4 is a diagram showing a timer circuit of a conventional semiconductor memory device (EEPROM).

【図5】一般的な半導体記憶装置(EEPROM)のタ
イマ回路に用いられる分周器を示す図。
FIG. 5 is a diagram showing a frequency divider used in a timer circuit of a general semiconductor memory device (EEPROM).

【符号の説明】[Explanation of symbols]

1 コントロールゲート 2 フローティングゲート 3 トンネル酸化膜 4 N+ ドレイン拡散領域 5 N+ ソース拡散領域 6 半導体基板 7 源発振器 8 スイッチドキャパシタ回路 9 NチャネルMOSトランジスタ 10 タイマ回路 11 コンパレータ 12 ドライバ 13 チャージポンプ 14 分圧器 15 源発振器 16,17,18 分周器 19,20 インバータ 21,22,23,24 トランスファゲートトランジ
スタ 25,26 NAND回路 27 リセット信号 28 源発振器 29 消去/プログラム回数記憶回路(高電圧パルス幅
変更手段)
1 control gate 2 floating gate 3 tunnel oxide film 4 N + drain diffusion region 5 N + source diffusion region 6 semiconductor substrate 7 source oscillator 8 switched capacitor circuit 9 N-channel MOS transistor 10 timer circuit 11 comparator 12 driver 13 charge pump 14 minutes Voltage source 15 Source oscillator 16, 17, 18 Frequency divider 19, 20 Inverter 21, 22, 23, 24 Transfer gate transistor 25, 26 NAND circuit 27 Reset signal 28 Source oscillator 29 Erase / program count memory circuit (high voltage pulse width change) means)

─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───

【手続補正書】[Procedure amendment]

【提出日】平成4年5月28日[Submission date] May 28, 1992

【手続補正1】[Procedure Amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0002[Name of item to be corrected] 0002

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0002】[0002]

【従来の技術】図2は従来の半導体記憶装置(EEPR
OM)のメモリセルの断面図を示し、図3はプログラム
用高電圧発生回路を示し、また図5はそのタイマ回路の
構成を示す図であり、さらに図5はタイマ回路に使われ
ている分周器の具体的回路図を示す。図2において、6
は基板であり、その表面にはN+ ソース拡散領域4及び
- ドレイン拡散領域5が形成されている。また基板6
上方にはトンネル酸化膜3を介してフローティングゲー
ト2が形成され、さらにその上には図示しない酸化膜を
介してコントロールゲート1が設けられている。
2. Description of the Related Art FIG. 2 shows a conventional semiconductor memory device (EEPR).
FIG. 3 is a cross-sectional view of a memory cell of OM), FIG. 3 shows a high voltage generation circuit for programming, FIG. 5 shows a configuration of the timer circuit, and FIG. 5 shows a portion used for the timer circuit. The concrete circuit diagram of a frequency divider is shown. In FIG. 2, 6
Is a substrate, and an N + source diffusion region 4 and an N drain diffusion region 5 are formed on the surface of the substrate. Substrate 6
A floating gate 2 is formed above the tunnel oxide film 3, and a control gate 1 is provided on the floating gate 2 via an oxide film (not shown).

【手続補正2】[Procedure Amendment 2]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0019[Name of item to be corrected] 0019

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0019】このように本実施例によれば、EEPRO
Mの高電圧発生回路のタイマ回路に、メモリトランジス
タの消去/プログラム回数を記憶する消去/プログラム
回数記憶回路29を設け、消去/プログラム回数が所定
の回数に至ると、より周期の長い源発振器28を用いて
タイマ回路を動作させるようにしたから、タイマ回路の
Lレベル出力周期が長くなり、従って高圧パルス発生回
路で発生した高電圧のパルス幅が大きくなり、その結
果、メモリトランジスタのトンネル酸化膜のダメージ
大きくなってもしきい値のシフト量を十分に確保するこ
とができ、消去/プログラム動作を安定して行うことが
できる。
As described above, according to this embodiment, EEPRO
The timer circuit of the M high-voltage generation circuit is provided with an erase / program count storage circuit 29 for storing the erase / program count of the memory transistor, and when the erase / program count reaches a predetermined number, the source oscillator 28 having a longer cycle. Since the timer circuit is operated by using, the L-level output cycle of the timer circuit becomes long, and therefore the pulse width of the high voltage generated in the high voltage pulse generating circuit becomes large, resulting in the tunnel oxide film of the memory transistor. Even if the damage is increased, the threshold shift amount can be sufficiently secured, and the erase / program operation can be stably performed.

【手続補正3】[Procedure 3]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】符号の説明[Correction target item name] Explanation of code

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【符号の説明】 1 コントロールゲート 2 フローティングゲート 3 トンネル酸化膜 4 N+ ソース拡散領域 5 N+ ドレイン拡散領域 6 半導体基板 7 源発振器 8 スイッチドキャパシタ回路 9 NチャネルMOSトランジスタ 10 タイマ回路 11 コンパレータ 12 ドライバ 13 チャージポンプ 14 分圧器 15 源発振器 16,17,18 分周器 19,20 インバータ 21,22,23,24 トランスファゲートトランジ
スタ 25,26 NAND回路 27 リセット信号 28 源発振器 29 消去/プログラム回数記憶回路(高電圧パルス幅
変更手段)
[Description of Reference Signs] 1 control gate 2 floating gate 3 tunnel oxide film 4 N + source diffusion region 5 N + drain diffusion region 6 semiconductor substrate 7 source oscillator 8 switched capacitor circuit 9 N-channel MOS transistor 10 timer circuit 11 comparator 12 driver 13 charge pump 14 voltage divider 15 source oscillator 16, 17, 18 frequency divider 19, 20 inverter 21, 22, 23, 24 transfer gate transistor 25, 26 NAND circuit 27 reset signal 28 source oscillator 29 erase / program count memory circuit ( High voltage pulse width changing means)

【手続補正4】[Procedure amendment 4]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図1[Name of item to be corrected] Figure 1

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図1】 [Figure 1]

【手続補正5】[Procedure Amendment 5]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図2[Name of item to be corrected] Figure 2

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図2】 [Fig. 2]

【手続補正6】[Procedure Amendment 6]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図4[Name of item to be corrected] Fig. 4

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図4】 [Figure 4]

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 内蔵されたタイマ回路出力により、メモ
リトランジスタの書き換え時の高電圧のパルス幅を決定
している電気的消去及び書き込み可能な不揮発性の半導
体記憶装置において、 メモリトランジスタの書き換え回数を計数し、所定の計
数を超えた後に、上記高電圧のパルス幅を大きい値に変
更する高電圧パルス幅変更手段を備えたことを特徴とす
る半導体記憶装置。
1. An electrically erasable and writable nonvolatile semiconductor memory device in which a pulse width of a high voltage during rewriting of a memory transistor is determined by an output of a built-in timer circuit. A semiconductor memory device comprising: a high voltage pulse width changing means for counting and counting the high voltage pulse width to a large value after exceeding a predetermined count.
JP3269991A 1991-09-20 1991-09-20 Semiconductor storage device Pending JPH0581881A (en)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0991979A (en) * 1995-09-27 1997-04-04 Nec Corp Electrically writable nonvolatile semiconductor memory
JPH10222994A (en) * 1997-02-06 1998-08-21 Mitsubishi Electric Corp Device for controlling reading voltage of semiconductor storage
US7675832B2 (en) 2006-03-01 2010-03-09 Hitachi Media Electronics Co., Ltd. Optical element feeding device driving method and optical disk apparatus

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