JPH0581222A - Method for monitoring operation of two cpus - Google Patents
Method for monitoring operation of two cpusInfo
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- JPH0581222A JPH0581222A JP3241672A JP24167291A JPH0581222A JP H0581222 A JPH0581222 A JP H0581222A JP 3241672 A JP3241672 A JP 3241672A JP 24167291 A JP24167291 A JP 24167291A JP H0581222 A JPH0581222 A JP H0581222A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は２つのＣＰＵで構成され
るシステムに於いて、ＣＰＵ相互間のデータバスを用い
てデータの通信を行っている場合のＣＰＵ動作監視方法
に関する。例えば、内燃機関等の制御用コントロールユ
ニットに利用できる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CPU operation monitoring method in a system composed of two CPUs when data communication is performed using a data bus between the CPUs. For example, it can be used for a control unit for control of an internal combustion engine or the like.
【０００２】[0002]
【従来の技術】従来の技術としては、ARRANGMENT FOR M
ONITORING A COMPUTOR SYSTEM HAVINGTWO PROCESSORS I
N A MOTOR VEHICLE(USP4881227）で記載されている様
に、2CPUの動作監視方法は２つのＣＰＵ同士で監視し、
故障したＣＰＵに対して正常なＣＰＵからリセット信号
を出力して初期化から再起動させる方法があった。[Prior Art] The conventional technology is ARRANGMENT FOR M
ONITORING A COMPUTOR SYSTEM HAVINGTWO PROCESSORS I
As described in NA MOTOR VEHICLE (USP4881227), the operation monitoring method of 2 CPUs monitors two CPUs,
There has been a method in which a normal CPU outputs a reset signal to a defective CPU to restart from initialization.
【０００３】[0003]
【発明が解決しようとする課題】このような従来の技術
では、ＣＰＵの動作を監視するための回路の構成が複雑
になり安価に製作することが出来ないと言う課題があっ
た。However, such a conventional technique has a problem that the circuit for monitoring the operation of the CPU has a complicated structure and cannot be manufactured at low cost.
【０００４】また、２つのＣＰＵのうち一方をメインＣ
ＰＵ、一方をサブＣＰＵとして使用する場合、仮にメイ
ンＣＰＵが故障したとすればサブＣＰＵからメインＣＰ
Ｕがリセットされるため、システムとしては機能する事
が出来ないと言う課題があった。One of the two CPUs is the main C
When using one of the PUs as the sub CPU, if the main CPU fails, the sub CPU sends the main CP
Since U was reset, there was a problem that it could not function as a system.
【０００５】[0005]
【課題を解決するための手段】これらの課題を解決する
ために本発明では、２ＣＰＵ間でデータバスを用いたデ
ータの通信を行っている場合、サブ側ＣＰＵの動作をメ
インＣＰＵで監視し、サブＣＰＵが故障した場合はメイ
ンＣＰＵからサブＣＰＵをリセットする方式とした。In order to solve these problems, in the present invention, when data communication using a data bus is performed between two CPUs, the operation of the sub CPU is monitored by the main CPU, When the sub CPU fails, the main CPU resets the sub CPU.
【０００６】[0006]
【作用】ウオッチドッグタイマ回路は、メインＣＰＵか
ら出力されるプログラムラン信号（例えば、１０ｍｓ毎
に反転する矩形波）を監視して、メインＣＰＵが故障し
た場合、プログラムラン信号が規定時間内に反転しなく
なる。メイン，サブ両方のＣＰＵにリセット信号（ＲＥ
Ｓ）を出力する。このＲＥＳ信号によりメイン，サブ両
方のＣＰＵは初期化から再起動される。The watchdog timer circuit monitors the program run signal output from the main CPU (for example, a rectangular wave that inverts every 10 ms), and if the main CPU fails, the program run signal inverts within a specified time. Will not do. Reset signal (RE
S) is output. Both the main and sub CPUs are restarted from initialization by this RES signal.
【０００７】サブＣＰＵが故障した場合は、メインＣＰ
Ｕとのデータ通信が不能となるため、メインＣＰＵ内で
あらかじめ設定したサブＣＰＵの動作監視用フラグ（送
信モードフラグ，受信モードフラグ）が動作せず、サブ
ＣＰＵ故障と判断し、メインＣＰＵの出力ポートよりサ
ブＣＰＵ側へリセット信号（ＲＥＳ）を出力して、サブ
ＣＰＵをリセットさせ初期化から再起動させる。When the sub CPU fails, the main CP
Since the data communication with U is disabled, the operation monitoring flags (transmission mode flag, reception mode flag) of the sub CPU set in advance in the main CPU do not operate, it is determined that the sub CPU has failed, and the output of the main CPU A reset signal (RES) is output from the port to the sub CPU side to reset and restart the sub CPU.
【０００８】ＡＮＤゲートは前記したように、メインＣ
ＰＵ故障時、またはサブＣＰＵ故障時の両方の場合に、
サブＣＰＵにリセット信号を入力して、サブＣＰＵを初
期化から再起動させる為に設けたものである。As described above, the AND gate is connected to the main C
In case of both PU failure and sub CPU failure,
It is provided to input a reset signal to the sub CPU and restart the sub CPU from initialization.
【０００９】[0009]
【実施例】以下、本発明の一実施例を図面を用いて説明
する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
【００１０】図１に於いてメインＣＰＵ，サブＣＰＵ間
でデータバスを用いて定期的にデータの通信を行ってい
る場合、この通信を利用してメインＣＰＵ側からサブＣ
ＰＵの動作を監視し、サブＣＰＵの異常を検知した場合
は、サブＣＰＵにリセットをかける。In FIG. 1, when data communication is regularly performed between the main CPU and the sub CPU using the data bus, the sub CPU is used from the main CPU side by utilizing this communication.
The operation of the PU is monitored, and when an abnormality of the sub CPU is detected, the sub CPU is reset.
【００１１】メインＣＰＵは、メインＣＰＵ内に設定し
たプログラムラン（Ｐ−ＲＵＮ）信号（１０ｍｓ毎に反
転する矩形波）をＣＰＵ外部のウオッチドッグタイマ回
路に入力することにより、動作の監視を行うものとし、
逆方向（サブＣＰＵ側からメインＣＰＵへ）のリセット
は行わない。The main CPU monitors the operation by inputting a program run (P-RUN) signal (rectangular wave inverted every 10 ms) set in the main CPU to a watchdog timer circuit outside the CPU. age,
The reverse direction (from the sub CPU side to the main CPU) is not reset.
【００１２】次に、図２の概略フローチャートにより動
作の詳細を説明する。Next, the details of the operation will be described with reference to the schematic flowchart of FIG.
【００１３】(１) メインＣＰＵのデータバス，サブＣ
ＰＵのデュアルポートＲＡＭ（ＤＰＲＡＭ）間で定期的
にデータの通信を行う。(1) Data bus of main CPU, sub C
Data communication is regularly performed between the dual port RAM (DPRAM) of PU.
【００１４】データ通信の量は１０ｍｓ間にメインＣＰ
ＵからサブＣＰＵへ４８Ｂｙｔｅ、サブＣＰＵからメイ
ンＣＰＵへ１６Ｂｙｔｅとする。The amount of data communication is 10 ms in the main CP.
48 bytes from U to the sub CPU, and 16 bytes from the sub CPU to the main CPU.
【００１５】(２) １回の通信で送れるデータ量は１５
Ｂｙｔｅとすると、１０ｍｓ間に複数回の書き込み／読
みだしを行う。(2) The amount of data that can be sent in one communication is 15
In the case of Byte, writing / reading is performed plural times in 10 ms.
【００１６】(３) データ通信の起動は、メイン側ＣＰ
Ｕの１０ｍｓＪＯＢで行う。その後、双方向に「書き込
み終了／読みだし終了」の割り込みを掛け合って全デー
タの通信を行う。(3) The data communication is activated by the CP on the main side.
It is performed by U's 10 ms JOB. After that, all data communication is performed by bidirectionally interrupting "write end / read end".
【００１７】(４) １回分，１５Ｂｙｔｅの内、１Ｂｙ
ｔｅはその回に送るデータのポインタ（データバッファ
の先頭からのオフセット値）を送り、受信側でポインタ
の値をチェックする。値が正しい時だけ受信を行い、正
しくない時はなにもしない。 (５) メインＣＰＵ側では、送信開始時に「送信モード
フラグ」をセットし、全データ送信終了時にリセットす
る。その後「受信モードフラグ」をセットし全データ受
信終了時にリセットする。(4) 1 By, out of 15 Bytes
te sends a pointer of data to be sent at that time (offset value from the head of the data buffer), and the receiving side checks the value of the pointer. Receive only when the value is correct, and do nothing if it is incorrect. (5) On the main CPU side, the "transmission mode flag" is set at the start of transmission and reset at the end of transmission of all data. After that, the "reception mode flag" is set and reset at the end of reception of all data.
【００１８】正常にデータ通信が終了すれば、次の１０
ｍｓＪＯＢのタイミングでは両フラグともリセットされ
ているはずである。When the data communication is normally completed, the next 10
Both flags should be reset at the timing of msJOB.
【００１９】(６) メインＣＰＵ側またはサブＣＰＵ側
でポインタの不一致が発生した時は(４)により通信が終
了しないことになるので「送信モードフラグ」または
「受信モードフラグ」のいずれかがセットされたままに
なる。サブＣＰＵ側が暴走したような場合も同様であ
る。(6) When the pointers do not match on the main CPU side or the sub CPU side, the communication will not end due to (4), so either the "transmission mode flag" or the "reception mode flag" is set. Remains as it was. The same applies when the sub CPU side runs out of control.
【００２０】(７) メインＣＰＵ側１０ｍｓＪＯＢで通
信起動前に「送信モードフラグ」，「受信モードフラ
グ」をチェックして、もしいずれかがセットされていた
ら前回の１０ｍｓＪＯＢの通信においてサブＣＰＵ側で
異常が発生したと判断する。(7) The main CPU side 10 ms JOB checks the "transmission mode flag" and the "reception mode flag" before starting communication, and if either is set, there is an error in the sub CPU side in the previous 10 ms JOB communication. Is determined to have occurred.
【００２１】(８) (７)の状態が所定回（例えば、１０
回）連続したら、一過性でない異常がサブＣＰＵ側に発
生したと判断し、メインＣＰＵの出力ポートからリセッ
ト信号を出力してサブＣＰＵを初期化から再起動する。(8) The state of (7) is repeated a predetermined number of times (for example, 10
If it continues, it is determined that a non-transient abnormality has occurred on the sub CPU side, and a reset signal is output from the output port of the main CPU to restart the sub CPU from initialization.
【００２２】[0022]
【発明の効果】本発明によれば、２つのＣＰＵから構成
されるシステムの場合、ＣＰＵ相互間で通信を行ってい
れば、ＣＰＵの動作を監視するウオッチドッグタイマ回
路はメインＣＰＵ側一個のみで成立し、従って回路構成
が簡単になり安価にシステムを構成することができる。
また、サブＣＰＵが暴走または故障により動作しない場
合でも、メインＣＰＵ側の制御内容はそのまま動作させ
ることが出来るため、安全性の面で従来技術よりも向上
させることができる。According to the present invention, in the case of a system composed of two CPUs, if the CPUs communicate with each other, only one watchdog timer circuit for monitoring the operation of the CPUs is provided on the main CPU side. Therefore, the circuit configuration is simplified and the system can be constructed at low cost.
Further, even if the sub CPU does not operate due to a runaway or failure, the control contents on the main CPU side can be operated as they are, so that it is possible to improve the safety in comparison with the related art.
【図１】本発明の２ＣＰＵ構成の動作監視方法構成図で
ある。FIG. 1 is a configuration diagram of an operation monitoring method of a 2-CPU configuration of the present invention.
【図２】本発明の概略フローチャートである。FIG. 2 is a schematic flowchart of the present invention.
１…メインＣＰＵ、２…サブＣＰＵ、３…ウオッチドッ
グタイマ回路、４…ＡＮＤゲート。1 ... Main CPU, 2 ... Sub CPU, 3 ... Watchdog timer circuit, 4 ... AND gate.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤沢 正明 茨城県勝田市大字高場2520番地 株式会社 日立製作所自動車機器事業部内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Masaaki Fujisawa 2520 Takaba, Katsuta City, Ibaraki Prefecture Hitachi Ltd. Automotive Equipment Division
Claims (3)
で構成されるシステムにおいて、メインＣＰＵとサブＣ
ＰＵの間でデータバスを用いてデータ通信を行っている
場合のＣＰＵ動作監視方法で、メインＣＰＵの動作は外
部に設けたウオッチドッグタイマ回路により監視され、
サブＣＰＵの動作はメインＣＰＵにより監視される事を
特徴とする２ＣＰＵの動作監視方法。1. Two CPUs, a main CPU and a sub CPU
In a system consisting of
In the CPU operation monitoring method when data communication is performed between PUs using a data bus, the operation of the main CPU is monitored by an external watchdog timer circuit,
The operation monitoring method for the two CPUs, wherein the operation of the sub CPU is monitored by the main CPU.
で、サブＣＰＵとのデータ通信時、データの先頭または
末尾にあらかじめ設定したサブＣＰＵの動作判定用フラ
グ（送信モードフラグ，受信モードフラグ）の有無によ
り、メインＣＰＵでサブＣＰＵの動作を監視する事を特
徴とする２ＣＰＵの動作監視方法。2. A method for monitoring operation of two CPUs according to claim 1, wherein during data communication with the sub CPU, an operation determination flag (transmission mode flag, reception mode flag) of the sub CPU which is preset at the beginning or end of data. A method of monitoring operation of two CPUs, characterized in that the operation of the sub CPU is monitored by the main CPU depending on the presence or absence of.
で、メインＣＰＵが暴走または故障した場合は、外部に
設けたウオッチドッグタイマ回路より出力されるリセッ
ト信号によって、メインＣＰＵ，サブＣＰＵとも初期化
から再起動し、また、サブCPUが暴走または故障した場
合は、メインＣＰＵの出力ポートよりサブＣＰＵへリセ
ット信号を出力して、サブＣＰＵを初期化から再起動さ
せる事を特徴とする2CPUの動作監視方法。3. The method of monitoring the operation of the two CPUs according to claim 1, wherein when the main CPU goes out of control or fails, a reset signal output from a watchdog timer circuit provided outside initializes both the main CPU and the sub CPU. When the sub CPU runs away or fails, a reset signal is output from the output port of the main CPU to the sub CPU, and the sub CPU is restarted from initialization. Operation monitoring method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241672A JPH0581222A (en) | 1991-09-20 | 1991-09-20 | Method for monitoring operation of two cpus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241672A JPH0581222A (en) | 1991-09-20 | 1991-09-20 | Method for monitoring operation of two cpus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581222A true JPH0581222A (en) | 1993-04-02 |
Family
ID=17077807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3241672A Pending JPH0581222A (en) | 1991-09-20 | 1991-09-20 | Method for monitoring operation of two cpus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0581222A (en) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6230094B1 (en) | 1998-04-13 | 2001-05-08 | Denso Corporation | Electronic control system and method having monitor program |
| US6411872B1 (en) | 2001-02-06 | 2002-06-25 | Mitsubishi Denki Kabushiki Kaisha | Vehicle controlling apparatus |
| US6678586B2 (en) | 2000-09-29 | 2004-01-13 | Mitsubishi Denki Kabushiki Kaisha | Vehicle built-in electronic control apparatus |
| US6732044B2 (en) | 2002-02-20 | 2004-05-04 | Mitsubishi Denki Kabushiki Kaisha | Vehicular electronic control apparatus |
| US6805094B2 (en) | 2002-05-30 | 2004-10-19 | Mitsubishi Denki Kabushiki Kaisha | On-vehicle engine control apparatus |
| US6883123B2 (en) | 2001-10-24 | 2005-04-19 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor runaway monitoring control circuit |
| US7107488B2 (en) | 2003-07-09 | 2006-09-12 | Mitsubishi Denki Kabushiki Kaisha | Electronic control unit including monitoring control circuit |
| US7251551B2 (en) | 2003-09-24 | 2007-07-31 | Mitsubishi Denki Kabushiki Kaisha | On-vehicle electronic control device |
| JP2008014274A (en) * | 2006-07-07 | 2008-01-24 | Toyota Motor Corp | Protection device for supercharging system |
| CN102591237A (en) * | 2012-02-29 | 2012-07-18 | 四川航天系统工程研究所 | Electrical dual-core control system of underground risk-avoiding apparatus and control method thereof |
| US9007385B2 (en) | 2011-08-05 | 2015-04-14 | Panasonic Intellectual Property Management Co., Ltd. | Image processing apparatus |
-
1991
- 1991-09-20 JP JP3241672A patent/JPH0581222A/en active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6230094B1 (en) | 1998-04-13 | 2001-05-08 | Denso Corporation | Electronic control system and method having monitor program |
| US6678586B2 (en) | 2000-09-29 | 2004-01-13 | Mitsubishi Denki Kabushiki Kaisha | Vehicle built-in electronic control apparatus |
| US6411872B1 (en) | 2001-02-06 | 2002-06-25 | Mitsubishi Denki Kabushiki Kaisha | Vehicle controlling apparatus |
| DE10143454B4 (en) * | 2001-02-06 | 2006-05-11 | Mitsubishi Denki K.K. | Device for controlling a vehicle |
| US6883123B2 (en) | 2001-10-24 | 2005-04-19 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor runaway monitoring control circuit |
| US6732044B2 (en) | 2002-02-20 | 2004-05-04 | Mitsubishi Denki Kabushiki Kaisha | Vehicular electronic control apparatus |
| US6805094B2 (en) | 2002-05-30 | 2004-10-19 | Mitsubishi Denki Kabushiki Kaisha | On-vehicle engine control apparatus |
| US7107488B2 (en) | 2003-07-09 | 2006-09-12 | Mitsubishi Denki Kabushiki Kaisha | Electronic control unit including monitoring control circuit |
| US7251551B2 (en) | 2003-09-24 | 2007-07-31 | Mitsubishi Denki Kabushiki Kaisha | On-vehicle electronic control device |
| JP2008014274A (en) * | 2006-07-07 | 2008-01-24 | Toyota Motor Corp | Protection device for supercharging system |
| US9007385B2 (en) | 2011-08-05 | 2015-04-14 | Panasonic Intellectual Property Management Co., Ltd. | Image processing apparatus |
| CN102591237A (en) * | 2012-02-29 | 2012-07-18 | 四川航天系统工程研究所 | Electrical dual-core control system of underground risk-avoiding apparatus and control method thereof |
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