JPH0581091B2 - - Google Patents

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JPH0581091B2
JPH0581091B2 JP61211986A JP21198686A JPH0581091B2 JP H0581091 B2 JPH0581091 B2 JP H0581091B2 JP 61211986 A JP61211986 A JP 61211986A JP 21198686 A JP21198686 A JP 21198686A JP H0581091 B2 JPH0581091 B2 JP H0581091B2
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JP
Japan
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dither
digital
analog
signal
information signal
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Mitsumasa Kubo
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、オーデイオ信号等のアナログ信号を
デイザ(dither)信号の重畳(加算)及び演算を
伴なつてデイジタル信号に変換するためのアナロ
グ・デイジタル変換装置に関するものである。
[Detailed Description of the Invention] [Industrial Application Field] The present invention is an analog signal converter for converting an analog signal such as an audio signal into a digital signal by superimposing (adding) and calculating a dither signal. This invention relates to a digital conversion device.

〔従来の技術〕[Conventional technology]

オーデイオ信号のPCM記録再生において、量
子化雑音(量子化出力と入力標本値との差)が問
題になる。特に入力信号レベルが低く量子化ステ
ツプ数が少ない場合には、量子化雑音は入力と強
い相関を有し、雑音というよりも入力信号の一種
の歪(高次高高調波)となる。また、例え入力信
号レベルが高くとも、極くゆつくり変化する信号
に対しは、量子化ステツプが変化する毎に不快な
雑音が発生する。また、A/D変換器自体の量子
化ステツプにもバラツキがあり、A/D変換時に
非直線型歪を発生する。上述の如き問題を解決す
るために、デイザと呼ばれる白色性雑音を入力信
号に加えてA/D変換すること、又はデイザを加
算してA/D変換し、しかる後デイザを減算する
ことは既に知られている。
In PCM recording and reproduction of audio signals, quantization noise (the difference between the quantized output and the input sample value) becomes a problem. Particularly when the input signal level is low and the number of quantization steps is small, quantization noise has a strong correlation with the input and becomes a type of distortion (higher harmonics) of the input signal rather than noise. Furthermore, even if the input signal level is high, unpleasant noise will occur every time the quantization step changes for a signal that changes very slowly. Furthermore, there are variations in the quantization step of the A/D converter itself, which causes nonlinear distortion during A/D conversion. In order to solve the above-mentioned problems, it is already known to add white noise called dither to the input signal and perform A/D conversion, or to add dither, perform A/D conversion, and then subtract the dither. Are known.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

ところで、A/D変換器の最大許容入力レベル
を一定にして、アナログ信号にデイザ信号を加算
すれば、デイザ信号の分だけダイナミツクレンジ
が狭くなる。勿論、A/D変換器の最大許容入力
レベルを高めれば、ダイナミツクレンジが大きく
することが出来るが、必然的に装置がコスト高に
なる。
By the way, if the maximum allowable input level of the A/D converter is kept constant and a dither signal is added to the analog signal, the dynamic range will be narrowed by the amount of the dither signal. Of course, if the maximum allowable input level of the A/D converter is increased, the dynamic range can be increased, but this inevitably increases the cost of the device.

この様な問題を解決するために、入力信号のレ
ベルが高くなつた時にアナログデイザのレベルを
下げること及びこのレベルを急に下げないで積分
回路を介して徐々に下げることが例えば特開昭57
−202123号公報で知られている。しかし、アナロ
グデイザを連続的又は多段階に変えることは公知
でない。また、アナログデイザを連続的又は多段
階に変えることには困難を伴なう。
In order to solve this kind of problem, it is possible to reduce the level of the analog dither when the level of the input signal becomes high, and to gradually reduce this level via an integrating circuit instead of reducing it suddenly. 57
- It is known from the publication No. 202123. However, it is not known to change the analog dither continuously or in multiple stages. Furthermore, it is difficult to change the analog dither continuously or in multiple stages.

そこで、本発明の目的は、アナログデイザのレ
ベルの連続的又は多段階調整を簡単且つ自動的に
行うことができるアナログ・デイジタル変換装置
を提供することにある。
SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide an analog-to-digital converter that can easily and automatically adjust the level of an analog dither continuously or in multiple stages.

[問題点を解決するための手段] 上記目的を達成するための本発明は、アナログ
情報信号の入力ラインと、デイジタルデイザを並
列ビツト形式で発生するデイジタルデイザ発生器
と、前記デイジタルデイザ発生器から発生したデ
イジタルデイザをアナログデイザに変換するため
のデイジタル・アナログ変換器と、前記デイジタ
ルデイザ発生器と前記デイジタル・アナログ変換
器との間の複数ビツトのデイザ伝送ラインに接続
された複数のスイツチと、前記入力ラインのアナ
ログ情報信号と前記デイジタル・アナログ変換器
から出力されたアナログデイザとを加算する加算
器と、前記加算器から得られたアナログデイザ加
算情報信号及び前記デイジタル・アナログ変換器
から得られたアナログディザとをデイジタルデイ
ザ加算情報信号とデイジタルデイザとにそれぞれ
変換するアナログ・デイジタル変換手段と、前記
アナログ・デイジタル変換手段から得られた前記
デイジタルデイザ加算情報信号から前記デイジタ
ルデイザを減算する減算器と、レベルが互いに異
なる複数の基準電圧を与える複数の基準電圧源
と、それぞれの一方の入力端子が前記入力ライン
に接続され、それぞれの他方の入力端子が前記複
数の基準電圧源にそれぞれ接続され、それぞれの
出力端子が前記複数をスイツチの制御端子にそれ
ぞれ接続され、且つ前記アナログ情報信号が前記
基準電圧よりも高くなつた場合に前記デイジタル
デイザ発生器から得られたデイジタルデイザの上
位ビツトの伝送の遮断を下位ビツトの伝送の遮断
よりも先に行うようにその出力端子が前記スイツ
チに対応している複数の比較器とを備えたアナロ
グ・デイジタル変換装置に係わるものである。
[Means for Solving the Problems] To achieve the above object, the present invention provides an analog information signal input line, a digital dither generator that generates digital dither in parallel bit format, and a digital dither generator that generates digital dither in parallel bit format. a digital-to-analog converter for converting digital dither generated from the generator into analog dither; and a multi-bit dither transmission line between the digital dither generator and the digital-to-analog converter. a plurality of switches, an adder for adding the analog information signal on the input line and the analog dither output from the digital-to-analog converter, and an adder for adding the analog dither addition information signal obtained from the adder and the analog-to-digital conversion means for converting the analog dither obtained from the digital-to-analog converter into a digital dither addition information signal and digital dither, respectively; and the digital dither addition obtained from the analog-to-digital conversion means. a subtracter that subtracts the digital dither from the information signal; a plurality of reference voltage sources that provide a plurality of reference voltages having different levels; one input terminal of each is connected to the input line; terminals are respectively connected to the plurality of reference voltage sources, respective output terminals are respectively connected to the control terminals of the plurality of switches, and when the analog information signal becomes higher than the reference voltage, the digital dither and a plurality of comparators whose output terminals correspond to the switches so as to cut off the transmission of the upper bits of the digital dither obtained from the generator before cutting off the transmission of the lower bits. -Related to digital conversion devices.

なお、本発明と実施例との対応関係を説明する
と、アナログ・デイジタル変換手段は、第1図の
2つのA/D変換器11,12又は第2図の1つ
のA/D変換器11であり、スイツチはS1〜S12
であり、比較器はC1〜C12である。
To explain the correspondence between the present invention and the embodiments, the analog-to-digital conversion means may be two A/D converters 11 and 12 in FIG. 1 or one A/D converter 11 in FIG. Yes, switch is S 1 to S 12
, and the comparators are C 1 to C 12 .

[作用及び効果] 本発明は次の作用効果を有する。[Action and effect] The present invention has the following effects.

(イ) アナログデイザを可変抵抗器等で制御するの
ではなく、デイジタルデイザの複数ビツトの伝
送ラインにスイツチを設け、これを比較器で制
御するように構成したので、加算器の出力が過
大になることを簡単な構成で且つ自動的に防ぐ
ことができる。
(b) Instead of controlling the analog dither with a variable resistor, etc., we installed a switch in the multi-bit transmission line of the digital dither and controlled it with a comparator, so the output of the adder Excessive size can be automatically prevented with a simple configuration.

(ロ) デイザのレベルをビツト単位で多段階に補正
することができる。
(b) The dither level can be corrected in multiple stages on a bit-by-bit basis.

〔実施例〕〔Example〕

次に、本発明の実施例を説明する。 Next, examples of the present invention will be described.

(第1の実施例) 第1図に示す第1の実施例に係わるオーデイオ
信号に対応する情報アナログ信号をデイジタル信
号に変換する装置は、例えば、0〜20kHz程度の
オーデイオ信号から成る情報アナログ信号の入力
ライン1を有し、これがアナログ加算器2に接続
されている。デイジタルデイザ発生器3aとD/
A変換器3bとの組み合わせから成り、更にデイ
ジタルデイザのレベルの制御回路9がデイザ発生
器3aとD/A変換器3bとの間に接続されてい
る。
(First Embodiment) A device for converting an information analog signal corresponding to an audio signal into a digital signal according to the first embodiment shown in FIG. has an input line 1, which is connected to an analog adder 2. Digital dither generator 3a and D/
A digital dither level control circuit 9 is connected between the dither generator 3a and the D/A converter 3b.

デイジタルデイザ発生器3aは、公知のM系列
擬似ランダムパルス発生回路から成る。ここから
得られる12ビツトのデイジタルデイザはD/A変
換器3bでアナログデイザに変換される。レベル
制御回路9は12ビツトのデイザを伝送する12のラ
インに直列に接続された12のスイツチS1〜S12
ら成り、アナログ情報信号のレベルが高い時にデ
イザ信号のレベルを低減させるように動作する。
The digital dither generator 3a is composed of a known M-sequence pseudo-random pulse generation circuit. The 12-bit digital dither obtained from this is converted into analog dither by the D/A converter 3b. The level control circuit 9 consists of 12 switches S1 to S12 connected in series to the 12 lines transmitting 12-bit dither, and operates to reduce the level of the dither signal when the level of the analog information signal is high. do.

スイツチS1〜S12を制御するためのレベル判定
回路10は、12個の比較器C1〜C12を有し、この
一方の入力端子は夫々アナログ情報信号ライン1
に接続され、他方の入力端子は12段階の異なる基
準電圧VR1〜VR12源に接続され、出力端子はスイ
ツチS1〜S12に接続されている。各比較器C1
V12の基準電圧VR1、VR2……VR12は、A/D変換
器11の最大許容入力レベルを±VM、デイザ発
生器3から得られるアナログデイザ信号の最大レ
ベルをVDとしたとき、 VR1=+VM−VD VR2=+VM−VD/2 VR3=+VM−VD/4 〓 VR12=+VM−VD/2048 のように順次に変えられている。
The level determination circuit 10 for controlling the switches S1 to S12 has 12 comparators C1 to C12 , one input terminal of which is connected to the analog information signal line 1, respectively.
The other input terminal is connected to a source of reference voltages V R1 to V R12 having 12 different levels, and the output terminal is connected to switches S 1 to S 12 . Each comparator C 1 ~
The reference voltages V R1 , V R2 ... V R12 of V 12 are the maximum allowable input level of the A/D converter 11 as ±V M , and the maximum level of the analog dither signal obtained from the dither generator 3 as V D. Then, V R1 = +V M −V D V R2 = +V M −V D /2 V R3 = +V M −V D /4 〓 V R12 = +V M −V D /2048 There is.

デイザ発生器3の出力はアナログ加算器2の入
力に結合されている。従つて、加算器2は、アナ
ログ情報信号と微小レベルのデイザ信号とをアナ
ログ加算した出力を送出する。
The output of dither generator 3 is coupled to the input of analog adder 2. Therefore, the adder 2 outputs an output resulting from analog addition of the analog information signal and the minute level dither signal.

11は第1のA/D変換器であり、加算器2の
出力を16ビツトのデイジタル信号に変換するもの
である。12は第2のA/D変換器であり、デイ
ザ発生器3から得られるデイザ信号をデイジタル
信号に変換し、デイザ信号(白色性雑音)に対応
するランダムなデイジタル信号(デイザデイジタ
ル信号)を出力する。
A first A/D converter 11 converts the output of the adder 2 into a 16-bit digital signal. 12 is a second A/D converter, which converts the dither signal obtained from the dither generator 3 into a digital signal, and generates a random digital signal (dither digital signal) corresponding to the dither signal (white noise). Output.

13はデイジタル減算器であり、一方の入力端
子が第1のA/D変換器11の出力端子に接続さ
れ、他方の入力端子が第2のA/D変換器12の
出力端子に接続され、第1のA/D変換器11か
ら得られるデイジタルデイザ加算情報信号から第
2のA/D変換器12から得られるデイジタルデ
イザ信号を減算し、出力ライン14にアナログ情
報信号を対応したデイジタル情報信号を送出す
る。
13 is a digital subtracter, one input terminal is connected to the output terminal of the first A/D converter 11, the other input terminal is connected to the output terminal of the second A/D converter 12, The digital dither signal obtained from the second A/D converter 12 is subtracted from the digital dither addition information signal obtained from the first A/D converter 11, and the analog information signal is output to the output line 14. Send out information signals.

次に、第1図の回路の動作を説明する。 Next, the operation of the circuit shown in FIG. 1 will be explained.

ライン1からはアナログ情報信号を入力させ、
デイザ発生器3からはアナログ情報信号よりも低
いレベルのデイザ信号を出力させる。加算器2に
は、アナログ情報信号とデイザ信号との両方が入
力し、これ等の加算出力が得られ、これがA/D
変換器11でデジタル信号に変換される。一方、
デイザ信号は第2のA/D変換器12でデイジタ
ル信号に変換され、白色性雑音に対応するランダ
ムのデイジタルデイザ信号となつてデイジタル減
算器13に送られる。減算器13においては、デ
イジタルデイザ加算情報信号からデイジタルデイ
ザ信号が減算され、実質的にデイザを含まないデ
イジタル情報信号が出力される。
An analog information signal is input from line 1,
The dither generator 3 outputs a dither signal having a lower level than the analog information signal. Both the analog information signal and the dither signal are input to the adder 2, and a summed output of these is obtained, and this is the A/D signal.
It is converted into a digital signal by a converter 11. on the other hand,
The dither signal is converted into a digital signal by the second A/D converter 12 and sent to the digital subtracter 13 as a random digital dither signal corresponding to white noise. In the subtracter 13, the digital dither signal is subtracted from the digital dither addition information signal, and a digital information signal substantially free of dither is output.

第1図の装置において、入力アナログ情報信号
のレベルが低い時には、デイジタルデイザ発生器
3aの出力がそのままD/A変換器3bでアナロ
グデイザ信号に変換される。即ち、12の基準電圧
VR1〜VR12の内で最も低いレベルのVR1よりも入
力アナログ情報信号のレベルVSが低い時には、
全部の比較器C1〜C12の出力が高レベルであり、
全部のスイツチS1〜S12がオンに保たれる。この
時には、入力アナログ情報信号VSに最大のデイ
ザVDが加算されても許容値VMを越さない。
In the apparatus shown in FIG. 1, when the level of the input analog information signal is low, the output of the digital dither generator 3a is directly converted into an analog dither signal by the D/A converter 3b. i.e. 12 reference voltages
When the level V S of the input analog information signal is lower than the lowest level V R1 among V R1 to V R12 ,
The outputs of all comparators C 1 to C 12 are at high level,
All switches S1 to S12 are kept on. At this time, even if the maximum dither V D is added to the input analog information signal V S , the allowable value V M is not exceeded.

入力アナログ情報信号のレベルVSがVR1とVR2
との間にある時には第1の比較器C1のみが高レ
ベル出力を発生し、MSBの信号ラインのスイツ
チS1のみがオフに制御され、残りのスイツチS2
S12はオンに保たれる。従つて、11ビツトのデイ
ザがD/A変換されて加算器2及びA/D変換器
12に供給される。
The input analog information signal level V S is V R1 and V R2
When between, only the first comparator C 1 generates a high level output, only the switch S 1 of the MSB signal line is controlled off, and the remaining switches S 2 ~
S 12 is kept on. Therefore, the 11-bit dither is D/A converted and supplied to adder 2 and A/D converter 12.

入力アナログ情報信号レベルVSが基準電圧
VR12よりも大きい場合には、全部の比較器C1
C12の出力が高レベルになるため、全部のスイツ
チS1〜S12がオフになり、デイザの供給が遮断さ
れる。
The input analog information signal level V S is the reference voltage
If V R12 is greater than then all comparators C 1 ~
Since the output of C 12 is at a high level, all switches S 1 -S 12 are turned off and the dither supply is cut off.

この方式では、入力アナログ信号が高レベルま
でデイザの加算及び減算の効果を得ることができ
る。入力アナログ信号のレベルが高い時、デイザ
のレベルは低くなるが、デイザ遮断する場合より
は特性が良くなる。
In this method, the effects of dither addition and subtraction can be obtained up to a high level of the input analog signal. When the level of the input analog signal is high, the dither level becomes low, but the characteristics are better than when the dither is cut off.

(第2の実施例) 次に、第2図に示す第2の実施例のA/D変換
装置について説明する。但し、第1図と共通する
部分には同一の符号を付してその説明を省略す
る。この装置においても、第1図の装置と同様に
情報アナログ信号入力ライン1、デイザ発生器
3、加算器2、アナログ情報信号レベル判定回路
10、16ビツトのA/D変換器11、減算器13
が設けられている。しかし、第1図における第2
のA/D変換器12が省かれている。この代り、
A/D変換器11を時分割で使用し、デイザ加算
情報信号とデイザ信号との両方を同一のA/D変
換器11でデイジタル信号に変換するように構成
されている。時分割制御を行うために、第2図の
装置は、ゲート回路15、メモリ16、サンプリ
ングゲート回路17を有する。なお、図示されて
いないが、情報信号及びデイザ信号のサンプルホ
ールド回路、時分割多重制御を行うための制御回
路も勿論設けられている。
(Second Embodiment) Next, an A/D converter according to a second embodiment shown in FIG. 2 will be described. However, parts common to those in FIG. 1 are designated by the same reference numerals and their explanations will be omitted. In this device as well, as in the device shown in FIG.
is provided. However, the second
The A/D converter 12 is omitted. Instead of this,
The A/D converter 11 is used in a time-division manner, and the same A/D converter 11 converts both the dither addition information signal and the dither signal into digital signals. In order to perform time division control, the device shown in FIG. 2 includes a gate circuit 15, a memory 16, and a sampling gate circuit 17. Although not shown, a sample-and-hold circuit for information signals and dither signals, and a control circuit for time-division multiplexing control are of course also provided.

この第2図の方式では、ゲート15で情報信号
が遮断されている時には、デイザ信号のみが加算
器2の入力となり、そのまま出力される。一方、
ゲート15が開いている時には、情報信号とデイ
ザ信号との両方が加算器2の入力となり、加算出
力が得られる。これにより、A/D変換器11
は、デイザ加算情報信号とデイザ信号とを時分割
でA/D変換する。
In the system shown in FIG. 2, when the information signal is cut off by the gate 15, only the dither signal is input to the adder 2 and output as is. on the other hand,
When the gate 15 is open, both the information signal and the dither signal are input to the adder 2, and a summed output is obtained. As a result, the A/D converter 11
A/D converts the dither addition information signal and the dither signal in a time division manner.

メモリ16はデイジタルデイザ信号を一時記憶
し、デイジタルデイザ加算情報信号が減算器13
に入力する期間に同期してデイザ信号を出力す
る。サンプリングゲート17は、情報信号のみを
抽出する。なお、判定回路10及びデイザ発生器
3は第1図と同一に構成され、同一動作する。
The memory 16 temporarily stores the digital dither signal, and the digital dither addition information signal is sent to the subtracter 13.
A dither signal is output in synchronization with the input period. Sampling gate 17 extracts only information signals. Note that the determination circuit 10 and dither generator 3 are constructed in the same manner as in FIG. 1 and operate in the same manner.

〔変形例〕[Modified example]

本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。
The present invention is not limited to the above-described embodiments, but can be modified, for example, as follows.

(1) 加算器2の出力側に時分割多重信号形成回路
を設けてもよい。
(1) A time division multiplex signal forming circuit may be provided on the output side of the adder 2.

(2) メモリ16にデイザ加算情報信号を書き込む
ようにしてもよい。
(2) The dither addition information signal may be written into the memory 16.

(3) 減算器13に必要なデイザ加算情報信号とデ
イザ信号のみを入力させるゲート回路を設けて
もよい。
(3) A gate circuit may be provided to input only the necessary dither addition information signal and dither signal to the subtracter 13.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の第1の実施例に係わるA/D
変換装置を示すブロツク図、第2図は第2の実施
例のA/D変換装置を示すブロツク図である。 1……入力ライン、2……加算器、3……デイ
ザ発生器、9……レベル制御回路、10……アナ
ログ情報信号レベル判定回路、11……第1の
A/D変換器、12……第2のA/D変換器、1
3……減算器。
FIG. 1 shows an A/D according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing an A/D converter according to a second embodiment. DESCRIPTION OF SYMBOLS 1... Input line, 2... Adder, 3... Dither generator, 9... Level control circuit, 10... Analog information signal level determination circuit, 11... First A/D converter, 12... ...Second A/D converter, 1
3...Subtractor.

Claims (1)

【特許請求の範囲】 1 アナログ情報信号の入力ラインと、 デイジタルデイザを並列ビツト形式で発生する
デイジタルデイザ発生器と、 前記デイジタルデイザ発生器から発生したデイ
ジタルデイザをアナログデイザに変換するための
デイジタル・アナログ変換器と、 前記デイジタルデイザ発生器と前記デイジタ
ル・アナログ変換器との間の複数ビツトのデイザ
伝送ラインに接続された複数のスイツチと、 前記入力ラインのアナログ情報信号と前記デイ
ジタル・アナログ変換器から出力されたアナログ
デイザとを加算する加算器と、 前記加算器から得られたアナログデイザ加算情
報信号及び前記デイジタル・アナログ変換器から
得られたアナログディザとをデイジタルデイザ加
算情報信号とデイジタルデイザとにそれぞれ変換
するアナログ・デイジタル変換手段と、 前記アナログ・デイジタル変換手段から得られ
た前記デイジタルデイザ加算情報信号から前記デ
イジタルデイザを減算して前記アナログ情報信号
に対応したデイジタル情報信号をアナログ・デイ
ジタル変換出力として送出する減算器と、 レベルが互いに異なる複数の基準電圧を与える
複数の基準電圧源と、 それぞれの一方の入力端子が前記入力ラインに
接続され、それぞれの他方の入力端子が前記複数
の基準電圧源にそれぞれ接続され、それぞれの出
力端子が前記複数のスイツチの制御端子にそれぞ
れ接続され、且つ前記アナログ情報信号が前記基
準電圧よりも高くなつた場合に前記デイジタルデ
イザ発生器から得られたデイジタルデイザの上位
ビツトの伝送の遮断を下位ビツトの伝送の遮断よ
りも先に行うようにその出力端子が前記スイツチ
に対応している複数の比較器と を備えたアナログ・デイジタル変換装置。
[Scope of Claims] 1. An input line for an analog information signal, a digital dither generator that generates digital dither in parallel bit format, and converting the digital dither generated from the digital dither generator into analog dither. a plurality of switches connected to a multi-bit dither transmission line between the digital dither generator and the digital to analog converter; and an analog information signal on the input line. an adder that adds the analog dither output from the digital-analog converter; and an adder that adds the analog dither output from the digital-to-analog converter; analog-to-digital conversion means for converting the dither addition information signal and digital dither, respectively; and subtracting the digital dither from the digital dither addition information signal obtained from the analog-to-digital conversion means to generate the analog information. a subtracter that sends out a digital information signal corresponding to the signal as an analog-to-digital conversion output; a plurality of reference voltage sources that provide a plurality of reference voltages having different levels; one input terminal of each of which is connected to the input line; , each other input terminal is connected to each of the plurality of reference voltage sources, each output terminal is respectively connected to a control terminal of the plurality of switches, and the analog information signal becomes higher than the reference voltage. In this case, a plurality of comparisons whose output terminals correspond to the switch so that the transmission of the upper bits of the digital dither obtained from the digital dither generator is cut off before the transmission of the lower bits is cut off. Analog-to-digital converter equipped with a device.
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