JPH0574949A - アンチヒユーズ・テスト構造 - Google Patents
アンチヒユーズ・テスト構造Info
- Publication number
- JPH0574949A JPH0574949A JP3348193A JP34819391A JPH0574949A JP H0574949 A JPH0574949 A JP H0574949A JP 3348193 A JP3348193 A JP 3348193A JP 34819391 A JP34819391 A JP 34819391A JP H0574949 A JPH0574949 A JP H0574949A
- Authority
- JP
- Japan
- Prior art keywords
- test
- antifuse
- delay
- path
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318516—Test of programmable logic devices [PLDs]
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R27/00—Arrangements for measuring resistance, reactance, impedance, or electric characteristics derived therefrom
- G01R27/02—Measuring real or complex resistance, reactance, impedance, or other two-pole characteristics derived therefrom, e.g. time constant
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 アンチヒューズを用いて顧客によってプログ
ラムされるべき集積回路チップに、該集積回路の部分に
類似する特性を有するアンチヒューズ・テスト構造を設
ける。 【構成】 ユーザ・プログラマブル・チップ１０１に於
ける速度、プログラム容易性及びアンチヒューズの抵抗
をテストするためにその周辺部には、出荷前のテスト時
にプログラムされたアンチヒューズを有するテスト構造
が配置されている。複数のアンチヒューズ・ユニット１
１０１〜１１２４は、プログラムによるアンチヒューズ
と論理回路からなっている。このテスト経路に沿って伝
搬させる信号を、最大許容時間遅れと等しい速度で切換
えることによって、伝搬時間遅れをテストし、信号が切
り換わる前の所定時間内にテスト経路を伝搬し得るかを
決定する。
ラムされるべき集積回路チップに、該集積回路の部分に
類似する特性を有するアンチヒューズ・テスト構造を設
ける。 【構成】 ユーザ・プログラマブル・チップ１０１に於
ける速度、プログラム容易性及びアンチヒューズの抵抗
をテストするためにその周辺部には、出荷前のテスト時
にプログラムされたアンチヒューズを有するテスト構造
が配置されている。複数のアンチヒューズ・ユニット１
１０１〜１１２４は、プログラムによるアンチヒューズ
と論理回路からなっている。このテスト経路に沿って伝
搬させる信号を、最大許容時間遅れと等しい速度で切換
えることによって、伝搬時間遅れをテストし、信号が切
り換わる前の所定時間内にテスト経路を伝搬し得るかを
決定する。
Description
【０００１】
【産業上の利用分野】本発明は、プログラマブル集積回
路構造のプログラミングに関する。
路構造のプログラミングに関する。
【０００２】
【従来の技術】集積回路のコンフィグラブル（構成可能
な）論理アレイ内の論理要素は、前記アレイに於て線セ
グメントを接続するように配置されたアンチヒューズを
介してプログラム可能に接続することができる。この線
セグメントの一部分は論理要素の入出力ポートに結合
し、かつ他の部分は論理アレイ・パッケージの外部に接
続可能なピンに結合している。アンチヒューズによって
線セグメントを接続した場合、アンチヒューズは一旦プ
ログラムされるとそのプログラムを解除することができ
ないので、顧客に対して部品を出荷する前に、最終的な
プログラム後の抵抗について各アンチヒューズをテスト
することは不可能である。しかし、顧客に対して、プロ
グラムされたアンチヒューズについてどの程度の抵抗が
期待されるかを保証し得ることは重要である。
な）論理アレイ内の論理要素は、前記アレイに於て線セ
グメントを接続するように配置されたアンチヒューズを
介してプログラム可能に接続することができる。この線
セグメントの一部分は論理要素の入出力ポートに結合
し、かつ他の部分は論理アレイ・パッケージの外部に接
続可能なピンに結合している。アンチヒューズによって
線セグメントを接続した場合、アンチヒューズは一旦プ
ログラムされるとそのプログラムを解除することができ
ないので、顧客に対して部品を出荷する前に、最終的な
プログラム後の抵抗について各アンチヒューズをテスト
することは不可能である。しかし、顧客に対して、プロ
グラムされたアンチヒューズについてどの程度の抵抗が
期待されるかを保証し得ることは重要である。
【０００３】集積回路構造の製造方法は複雑で多くの工
程が含まれ、かつ正確な製造条件が必要である。プログ
ラムされたアンチヒューズの最終的な抵抗は、製造設備
毎に、ウエハ毎に、または使用される材料の品質や正確
な処理パラメータに従ってチップ毎に変化することが分
かっている。従って、製造者は、顧客に対して特定の論
理アレイチップの性能を保証しようとするならば、その
論理アレイチップのアンチヒューズがプログラムされる
際に予想される抵抗を高い信頼性をもって評価できなけ
ればならない。
程が含まれ、かつ正確な製造条件が必要である。プログ
ラムされたアンチヒューズの最終的な抵抗は、製造設備
毎に、ウエハ毎に、または使用される材料の品質や正確
な処理パラメータに従ってチップ毎に変化することが分
かっている。従って、製造者は、顧客に対して特定の論
理アレイチップの性能を保証しようとするならば、その
論理アレイチップのアンチヒューズがプログラムされる
際に予想される抵抗を高い信頼性をもって評価できなけ
ればならない。
【０００４】
【発明が解決しようとする課題】本発明は、アンチヒュ
ーズを用いて顧客によってプログラムされるべき集積回
路チップに、該集積回路の部分に類似する特性を有する
アンチヒューズ・テスト構造を設けることを目的とす
る。
ーズを用いて顧客によってプログラムされるべき集積回
路チップに、該集積回路の部分に類似する特性を有する
アンチヒューズ・テスト構造を設けることを目的とす
る。
【０００５】
【課題を解決するための手段】集積回路チップを顧客に
出荷する前に、前記テスト構造の選択したアンチヒュー
ズをプログラムしてテスト経路を形成し、該テスト経路
に沿って信号を伝搬させ、かつ前記テスト経路に沿って
生じる時間遅れが許容し得る程度に小さいかどうかを判
断することによって試験を行なう。本発明の或る好適実
施例では、アンチヒューズ・テスト構造が集積回路チッ
プの各辺縁に沿ってそれぞれ形成されかつ直列に接続さ
れる。この各辺縁に沿って生じる時間遅れが許容範囲内
であるかどうかが評価される。次に、最も遅い辺縁に沿
って生じた時間遅れに従って前記集積回路チップを格付
けする。
出荷する前に、前記テスト構造の選択したアンチヒュー
ズをプログラムしてテスト経路を形成し、該テスト経路
に沿って信号を伝搬させ、かつ前記テスト経路に沿って
生じる時間遅れが許容し得る程度に小さいかどうかを判
断することによって試験を行なう。本発明の或る好適実
施例では、アンチヒューズ・テスト構造が集積回路チッ
プの各辺縁に沿ってそれぞれ形成されかつ直列に接続さ
れる。この各辺縁に沿って生じる時間遅れが許容範囲内
であるかどうかが評価される。次に、最も遅い辺縁に沿
って生じた時間遅れに従って前記集積回路チップを格付
けする。
【０００６】時間遅れを評価するための回路構造及び方
法では、最初の方形波入力信号をフリップフロップの入
力ポートに印加し、かつテスト経路によって遅延した入
力信号をクロックポートに印加する。この方形波の持続
時間は、テスト経路の許容時間遅れの２倍となるように
選択される。従って、前記方形波信号は最大許容テスト
経路遅延時間の間低い論理状態を維持し、同時にかつ最
大許容テスト経路遅延時間の間高い論理状態を維持す
る。実際のテスト経路遅れが最大許容範囲内にあるなら
ば、前記フリップフロップは一定値を出力する。例え
ば、立上りエッジにクロック・トリガを有するＤフリッ
プフロップの場合には、低い信号を出力して許容遅れで
あることを示し、または高い信号を出力して許容し得な
い遅れであることを示す。
法では、最初の方形波入力信号をフリップフロップの入
力ポートに印加し、かつテスト経路によって遅延した入
力信号をクロックポートに印加する。この方形波の持続
時間は、テスト経路の許容時間遅れの２倍となるように
選択される。従って、前記方形波信号は最大許容テスト
経路遅延時間の間低い論理状態を維持し、同時にかつ最
大許容テスト経路遅延時間の間高い論理状態を維持す
る。実際のテスト経路遅れが最大許容範囲内にあるなら
ば、前記フリップフロップは一定値を出力する。例え
ば、立上りエッジにクロック・トリガを有するＤフリッ
プフロップの場合には、低い信号を出力して許容遅れで
あることを示し、または高い信号を出力して許容し得な
い遅れであることを示す。
【０００７】前記集積回路チップの４辺は、前記各４辺
に配置されたフリップフロップの出力を５入力論理ゲー
トに供給し、かつその第５の入力に元の信号を印加する
ことによって平行して評価することができる。例えば、
前記信号を５入力ＮＯＲゲートに印加することができ
る。４つの許容されるテスト経路に於ける信号が低レベ
ルであると、前記ＮＯＲゲートによって元の方形波を伝
搬させることができる。いずれかの前記フリップフロッ
プから高レベル信号が出力されると、時間遅れテストの
不成功を示す一定の低レベル出力信号が生成される。
に配置されたフリップフロップの出力を５入力論理ゲー
トに供給し、かつその第５の入力に元の信号を印加する
ことによって平行して評価することができる。例えば、
前記信号を５入力ＮＯＲゲートに印加することができ
る。４つの許容されるテスト経路に於ける信号が低レベ
ルであると、前記ＮＯＲゲートによって元の方形波を伝
搬させることができる。いずれかの前記フリップフロッ
プから高レベル信号が出力されると、時間遅れテストの
不成功を示す一定の低レベル出力信号が生成される。
【０００８】連続する各辺を直列に接続し、かつ前記チ
ップの全４辺が許容時間遅れを有するかどうかを評価す
るために前記フリップフロップの出力を用いて、スイッ
チング入力信号が次の辺に送られたかどうかを測定す
る。例えば、クロック信号の立上がりエッジでトリガさ
れるＤフリップフロップのＱ出力を、ＯＲゲート（また
はＮＯＲゲートとインバータ）によって元の信号と結合
させる。前記Ｑ出力が許容時間遅れを示す低レベルの場
合には、遅れのない前記スイッチング信号が前記チップ
の次の辺にあるアンチヒューズ・テスト構造へ送られ
る。前記チップの全４辺にあるアンチヒューズ・テスト
構造が許容時間遅れを有する場合にのみ、前記チップの
最後の辺縁からの出力信号がスイッチング信号となる。
ップの全４辺が許容時間遅れを有するかどうかを評価す
るために前記フリップフロップの出力を用いて、スイッ
チング入力信号が次の辺に送られたかどうかを測定す
る。例えば、クロック信号の立上がりエッジでトリガさ
れるＤフリップフロップのＱ出力を、ＯＲゲート（また
はＮＯＲゲートとインバータ）によって元の信号と結合
させる。前記Ｑ出力が許容時間遅れを示す低レベルの場
合には、遅れのない前記スイッチング信号が前記チップ
の次の辺にあるアンチヒューズ・テスト構造へ送られ
る。前記チップの全４辺にあるアンチヒューズ・テスト
構造が許容時間遅れを有する場合にのみ、前記チップの
最後の辺縁からの出力信号がスイッチング信号となる。
【０００９】信号の切り換わる速度が早くなると、許容
時間遅れが減少する。或る実施例の方法では、スイッチ
ングは、全ての基準に関して許容される最低の速度で開
始され、かつ前記アンチヒューズ・テスト構造からの出
力信号が前記入力信号に追従しなくなって一定値となる
まで早くなる。従って、チップは、出力信号が一定値に
なるスイッチング速度に基づいてソートすることができ
る。この速度は、アンチヒューズをプログラムした抵抗
及び回路遅れの推定値に関連する。これに従ってチップ
を販売することができる。
時間遅れが減少する。或る実施例の方法では、スイッチ
ングは、全ての基準に関して許容される最低の速度で開
始され、かつ前記アンチヒューズ・テスト構造からの出
力信号が前記入力信号に追従しなくなって一定値となる
まで早くなる。従って、チップは、出力信号が一定値に
なるスイッチング速度に基づいてソートすることができ
る。この速度は、アンチヒューズをプログラムした抵抗
及び回路遅れの推定値に関連する。これに従ってチップ
を販売することができる。
【００１０】
【実施例】（速度テスト回路）好適実施例では、ユーザ
・プログラマブル・チップに於ける速度、プログラム容
易性及びアンチヒューズの抵抗をテストするために、図
１に図示されるようにその周辺部に配置された１組のア
ンチヒューズを有するテスト構造がユーザ−プログラマ
ブル・論理アレイチップに設けられている。信号経路の
アンチヒューズに於ける抵抗が高くなると、当然ながら
前記信号経路内の要素のＲＣ積（抵抗容量）によって回
路が遅くなる。
・プログラマブル・チップに於ける速度、プログラム容
易性及びアンチヒューズの抵抗をテストするために、図
１に図示されるようにその周辺部に配置された１組のア
ンチヒューズを有するテスト構造がユーザ−プログラマ
ブル・論理アレイチップに設けられている。信号経路の
アンチヒューズに於ける抵抗が高くなると、当然ながら
前記信号経路内の要素のＲＣ積（抵抗容量）によって回
路が遅くなる。
【００１１】同じ製造方法で製造されたアンチヒューズ
のプログラムによる抵抗の変動が、図２の曲線間の広が
りで示されている。或る所定のプログラミング電流に関
するアンチヒューズ毎の抵抗の変動は、アンチヒューズ
材料の厚さ及びアンチヒューズ材料の正確な組成に於け
る僅か小さな変動のような要因から生じるものである。
この変動は、図２から分かるように、ウエハ毎で大きく
なる場合がある。また、単一のチップに於ても、プログ
ラムによる抵抗に、いくらかの変動が存在することが知
られている。しかしながら、単一チップに於ける抵抗の
変動は、ウエハ毎に、または製造場所毎に生じる抵抗の
変動に比較すると小さい。即ち、プログラムによるアン
チヒューズの抵抗を評価する際の利益は、テストの際に
プログラムされるいくつかのアンチヒューズをチップ上
に有することによって達成することができる。
のプログラムによる抵抗の変動が、図２の曲線間の広が
りで示されている。或る所定のプログラミング電流に関
するアンチヒューズ毎の抵抗の変動は、アンチヒューズ
材料の厚さ及びアンチヒューズ材料の正確な組成に於け
る僅か小さな変動のような要因から生じるものである。
この変動は、図２から分かるように、ウエハ毎で大きく
なる場合がある。また、単一のチップに於ても、プログ
ラムによる抵抗に、いくらかの変動が存在することが知
られている。しかしながら、単一チップに於ける抵抗の
変動は、ウエハ毎に、または製造場所毎に生じる抵抗の
変動に比較すると小さい。即ち、プログラムによるアン
チヒューズの抵抗を評価する際の利益は、テストの際に
プログラムされるいくつかのアンチヒューズをチップ上
に有することによって達成することができる。
【００１２】図１に、論理アレイチップ上に装着される
好適なアンチヒューズ・テスト構造が示されている。前
記チップの周辺部には、出荷前のテスト時にプログラム
されるべきアンチヒューズが配置されている。複数のア
ンチヒューズ・ユニット１１０１〜１１２４は、プログ
ラムによるアンチヒューズと論理回路との双方からな
る。前記チップの本体部分に配置されかつ図１の中心に
ある回路１０１によって表されているのが、前記チップ
のユーザ−プログラマブル部分である。
好適なアンチヒューズ・テスト構造が示されている。前
記チップの周辺部には、出荷前のテスト時にプログラム
されるべきアンチヒューズが配置されている。複数のア
ンチヒューズ・ユニット１１０１〜１１２４は、プログ
ラムによるアンチヒューズと論理回路との双方からな
る。前記チップの本体部分に配置されかつ図１の中心に
ある回路１０１によって表されているのが、前記チップ
のユーザ−プログラマブル部分である。
【００１３】図１に示されるように、ユーザ−プログラ
マブル部分１０１に於ては、複数の水平及び垂直接続線
セグメントＬ11〜Ｌ20及びＬ41〜Ｌ56に複数の論理デバ
イス９−５〜９−６が形成されている。各接続線セグメ
ントＬ11〜Ｌ20及びＬ41〜Ｌ56は、プログラミング・ト
ランジスタを介してプログラミング電圧線ＶＰ０〜ＶＰ
４に接続されている。図面を簡単にするために、図１に
は、数個のプログラミング・トランジスタ及びその関連
するポンプ（pumped）・デコーダ、例えば図１のプログ
ラミング・トランジスタＴＬ41及びその関連するポンプ
・デコーダＤＬ41のみが示されている。
マブル部分１０１に於ては、複数の水平及び垂直接続線
セグメントＬ11〜Ｌ20及びＬ41〜Ｌ56に複数の論理デバ
イス９−５〜９−６が形成されている。各接続線セグメ
ントＬ11〜Ｌ20及びＬ41〜Ｌ56は、プログラミング・ト
ランジスタを介してプログラミング電圧線ＶＰ０〜ＶＰ
４に接続されている。図面を簡単にするために、図１に
は、数個のプログラミング・トランジスタ及びその関連
するポンプ（pumped）・デコーダ、例えば図１のプログ
ラミング・トランジスタＴＬ41及びその関連するポンプ
・デコーダＤＬ41のみが示されている。
【００１４】通常のデバイスには、より多くのデバイ
ス、プログラミング・トランジスタ、デコーダ及び接続
線セグメントが存在する。本発明を有効に適用し得るコ
ンフィグラブル・アレイ及び論理デバイスについては、
更に米国特許第４，８７０，３０２号及び同４，７０
６，２１６号明細書に、及び米国カリフォルニア州９５
１２４、サンノゼ、ロジックドライブ２１００に所在す
るザイリンクス・インコーポレイテッド（Xilinx, In
c.）から入手可能な「The Programmable Gate ArrayDat
a Book」１９８９年発行に記載されている。
ス、プログラミング・トランジスタ、デコーダ及び接続
線セグメントが存在する。本発明を有効に適用し得るコ
ンフィグラブル・アレイ及び論理デバイスについては、
更に米国特許第４，８７０，３０２号及び同４，７０
６，２１６号明細書に、及び米国カリフォルニア州９５
１２４、サンノゼ、ロジックドライブ２１００に所在す
るザイリンクス・インコーポレイテッド（Xilinx, In
c.）から入手可能な「The Programmable Gate ArrayDat
a Book」１９８９年発行に記載されている。
【００１５】接続線セグメントＬ11〜Ｌ20及びＬ41〜Ｌ
５６を接続するためのアンチヒューズは、接続線セグメ
ントの多数の交点に配置され、かつ図面に於て
５６を接続するためのアンチヒューズは、接続線セグメ
ントの多数の交点に配置され、かつ図面に於て
【００１６】
【外１】
【００１７】で表わされている。
【００１８】また、前記テスト構造に於けるアンチヒュ
ーズをプログラムするためにＴＴ41のようなトランジス
タが、一方のプログラミング電圧線ＶＰ０〜ＶＰ４に接
続されている。前記テスト構造の各接続線セグメント
は、同じアンチヒューズの両側の端子が異なるプログラ
ミング線に接続されるように、１本のプログラミング電
圧線ＶＰ０〜ＶＰ４に接続されている。説明を簡単にす
るために、図１にはテスト・アンチヒューズ1116−Ｆ２
を接続するためのデコーダ及びトランジスタのみが図示
され、かつトランジスタＴＴ41及びデコーダＤＴ41のみ
に符号が付されている。しかしながら、図１の前記テス
ト構造の各接続線セグメントには、等価のトランジスタ
及びデコーダが結合している。
ーズをプログラムするためにＴＴ41のようなトランジス
タが、一方のプログラミング電圧線ＶＰ０〜ＶＰ４に接
続されている。前記テスト構造の各接続線セグメント
は、同じアンチヒューズの両側の端子が異なるプログラ
ミング線に接続されるように、１本のプログラミング電
圧線ＶＰ０〜ＶＰ４に接続されている。説明を簡単にす
るために、図１にはテスト・アンチヒューズ1116−Ｆ２
を接続するためのデコーダ及びトランジスタのみが図示
され、かつトランジスタＴＴ41及びデコーダＤＴ41のみ
に符号が付されている。しかしながら、図１の前記テス
ト構造の各接続線セグメントには、等価のトランジスタ
及びデコーダが結合している。
【００１９】（アンチヒューズのプログラミング）本発
明によれば、前記チップの周辺部にある前記アンチヒュ
ーズの中から選択したものをプログラムして、ユーザ−
プログラマブル・アレイの部分を表わすように所望の数
のアンチヒューズ及び論理デバイスを有するテスト経路
を形成する。このテスト経路に沿って信号を伝搬させ
る。テスト設備に於てプログラムした後に、これらのユ
ニットはユーザによるプログラム後にプログラムされた
チップの動作部分を表わす速度特性を有することにな
る。
明によれば、前記チップの周辺部にある前記アンチヒュ
ーズの中から選択したものをプログラムして、ユーザ−
プログラマブル・アレイの部分を表わすように所望の数
のアンチヒューズ及び論理デバイスを有するテスト経路
を形成する。このテスト経路に沿って信号を伝搬させ
る。テスト設備に於てプログラムした後に、これらのユ
ニットはユーザによるプログラム後にプログラムされた
チップの動作部分を表わす速度特性を有することにな
る。
【００２０】前記テスト構造はユーザ−プログラムによ
るデバイスのそれと類似する抵抗及び速度特性を示すよ
うに、ユーザ−プログラムのデバイスと可能な限り類似
する特性を有するように製造される。この好適なユーザ
−プログラマブル・デバイスが、本願出願人による同日
出願の特許出願、発明の名称「アンチヒューズのプログ
ラミング構造及びその方法、論理デバイスのテスト方
法、アンチヒューズの抵抗測定方法及びその構造」、出
願番号：特願平３− 号、整理番号３３６
５、（発明者：エフ・エリックス・ゴーチング、デビッ
ト・ビー・パーラー、及びジョン・イー・マホーニィ）
に記載されている。
るデバイスのそれと類似する抵抗及び速度特性を示すよ
うに、ユーザ−プログラムのデバイスと可能な限り類似
する特性を有するように製造される。この好適なユーザ
−プログラマブル・デバイスが、本願出願人による同日
出願の特許出願、発明の名称「アンチヒューズのプログ
ラミング構造及びその方法、論理デバイスのテスト方
法、アンチヒューズの抵抗測定方法及びその構造」、出
願番号：特願平３− 号、整理番号３３６
５、（発明者：エフ・エリックス・ゴーチング、デビッ
ト・ビー・パーラー、及びジョン・イー・マホーニィ）
に記載されている。
【００２１】図３は、上述した特許出願に記載されてい
るアンチヒューズをプログラムするための構造を示して
いる。図３に於てＣＬＥ１として示されるような論理デ
バイスには、上述したザイリンクス・インコーポレイテ
ッドの「TheProgrammable Gate Array Data Book」に示
されるようなものを使用することができる。
るアンチヒューズをプログラムするための構造を示して
いる。図３に於てＣＬＥ１として示されるような論理デ
バイスには、上述したザイリンクス・インコーポレイテ
ッドの「TheProgrammable Gate Array Data Book」に示
されるようなものを使用することができる。
【００２２】図３のポンプ・デコーダは、図４に示され
るような回路を介して対応するトランジスタをオンにす
るためにアドレスされる。このポンプ・デコーダは、低
電圧の信号をより高いプログラミング電圧に高めること
によって、前記低電圧信号が前記アンチヒューズのプロ
グラミングを制御できるようにするためのものであり、
上記同日付け特許出願の明細書中に説明されている。図
１のアンチヒューズ・テスト回路が、前記論理アレイの
その他の前記アンチヒューズをアドレスするのと同じ手
段によってアドレスされる。前記アドレッシング手段の
好適実施例が図４に示されている。前記アドレッシング
手段については、上記同日付け特許出願に於て図６乃至
図１１に関連して詳細に説明されている。図１の周辺テ
スト構造をプログラムするための手段が上記同日付け特
許出願に記載されているものと同じであることから、本
明細書では前記周辺テスト構造をプログラムするための
回路について説明を省略する。
るような回路を介して対応するトランジスタをオンにす
るためにアドレスされる。このポンプ・デコーダは、低
電圧の信号をより高いプログラミング電圧に高めること
によって、前記低電圧信号が前記アンチヒューズのプロ
グラミングを制御できるようにするためのものであり、
上記同日付け特許出願の明細書中に説明されている。図
１のアンチヒューズ・テスト回路が、前記論理アレイの
その他の前記アンチヒューズをアドレスするのと同じ手
段によってアドレスされる。前記アドレッシング手段の
好適実施例が図４に示されている。前記アドレッシング
手段については、上記同日付け特許出願に於て図６乃至
図１１に関連して詳細に説明されている。図１の周辺テ
スト構造をプログラムするための手段が上記同日付け特
許出願に記載されているものと同じであることから、本
明細書では前記周辺テスト構造をプログラムするための
回路について説明を省略する。
【００２３】（プログラムされるべき周辺テスト構造の
アンチヒューズの選択）前記アンチヒューズは、プログ
ラムされるデバイスの一部分を表わす抵抗特性及び容量
特性を有する信号経路を形成するように、選択的にプロ
グラムすることができる。前記周辺テスト構造は、論理
回路の遅延をシミュレートするために遅延経路内に挿入
することができる遅延回路1101−Ｄ〜1124−Ｄを有す
る。遅延回路1101−Ｄ〜1124−Ｄは、論理アレイのユー
ザ−プログラマブル部分１０１内にある論理デバイス９
−５、９−６のような論理デバイスに従って形成され
る。遅延回路1101−Ｄ〜1124−Ｄは、論理デバイス９−
５、９−６のようなユーザ−プログラマブル・デバイス
と同一のものにすることができる。
アンチヒューズの選択）前記アンチヒューズは、プログ
ラムされるデバイスの一部分を表わす抵抗特性及び容量
特性を有する信号経路を形成するように、選択的にプロ
グラムすることができる。前記周辺テスト構造は、論理
回路の遅延をシミュレートするために遅延経路内に挿入
することができる遅延回路1101−Ｄ〜1124−Ｄを有す
る。遅延回路1101−Ｄ〜1124−Ｄは、論理アレイのユー
ザ−プログラマブル部分１０１内にある論理デバイス９
−５、９−６のような論理デバイスに従って形成され
る。遅延回路1101−Ｄ〜1124−Ｄは、論理デバイス９−
５、９−６のようなユーザ−プログラマブル・デバイス
と同一のものにすることができる。
【００２４】別の実施例では、スペースを節約するため
に、任意により前記遅延回路はシミュレートしようとす
る前記ユーザ−プログラマブル・デバイスよりも経路の
数を少なくすることができるが、ユーザ−プログラマブ
ル・デバイスの中の経路と同様の容量及び抵抗を有する
経路をもたなければならない。周辺遅延デバイス1101〜
1124はユーザ−プログラマブル・デバイス９−５、９−
６を真似る即ちシミュレートしているので、前記周辺遅
延デバイスの構造はシミュレートされるべきユーザ−プ
ログラマブル・デバイスの構造に依存する。従って、図
１のテスト構造に於て測定された抵抗及び遅延は、前記
アレイチップを末端ユーザがプログラムした時に予想さ
れる抵抗及び遅延を正確に反映する。前記ユーザ−プロ
グラマブル論理デバイスが複数のコンフィグレーション
即ち構成を有する場合（例えば、論理機能を生成するた
めに前記チップの内部にユーザ−プログラマブル・デバ
イスが存在し、かつ入出力機能のために前記周辺部近傍
にユーザ−プログラマブル・デバイスが存在し得る）に
は、２種類以上の論理デバイスをシミュレートするため
に対応する遅延デバイスが前記周辺テスト構造に存在す
る場合がある。
に、任意により前記遅延回路はシミュレートしようとす
る前記ユーザ−プログラマブル・デバイスよりも経路の
数を少なくすることができるが、ユーザ−プログラマブ
ル・デバイスの中の経路と同様の容量及び抵抗を有する
経路をもたなければならない。周辺遅延デバイス1101〜
1124はユーザ−プログラマブル・デバイス９−５、９−
６を真似る即ちシミュレートしているので、前記周辺遅
延デバイスの構造はシミュレートされるべきユーザ−プ
ログラマブル・デバイスの構造に依存する。従って、図
１のテスト構造に於て測定された抵抗及び遅延は、前記
アレイチップを末端ユーザがプログラムした時に予想さ
れる抵抗及び遅延を正確に反映する。前記ユーザ−プロ
グラマブル論理デバイスが複数のコンフィグレーション
即ち構成を有する場合（例えば、論理機能を生成するた
めに前記チップの内部にユーザ−プログラマブル・デバ
イスが存在し、かつ入出力機能のために前記周辺部近傍
にユーザ−プログラマブル・デバイスが存在し得る）に
は、２種類以上の論理デバイスをシミュレートするため
に対応する遅延デバイスが前記周辺テスト構造に存在す
る場合がある。
【００２５】図１のテスト構造を設けることによって、
プログラムによるアレイチップの抵抗及び遅延の評価
が、該アレイチップのユーザ−プログラマブル部分を全
く消耗することなく行なわれる。
プログラムによるアレイチップの抵抗及び遅延の評価
が、該アレイチップのユーザ−プログラマブル部分を全
く消耗することなく行なわれる。
【００２６】テスト経路は、論理アレイチップのいずれ
の位置にテスト構造を設けても予想抵抗及び速度特性に
ついて良好な評価が得られるにも拘らず、図示されるよ
うに論理アレイチップの４辺に配置すると好都合であ
る。図１の実施例では、前記チップの各辺が別個にテス
トされ、最も遅い辺を検出することができる。この最も
遅い辺を用いて、ユーザが期待し得る速度を決定するこ
とができる。従って、この周辺テスト構造は、速度によ
る分類・格納（binning）即ち、プログラムされたチッ
プに関して期待される速度に従ってテストしたチップを
各ビンに分類するために用いることができる。最も高性
能な周辺テスト構造を有するチップは、チップ全体につ
いてより高い性能を保証して販売することができる。
の位置にテスト構造を設けても予想抵抗及び速度特性に
ついて良好な評価が得られるにも拘らず、図示されるよ
うに論理アレイチップの４辺に配置すると好都合であ
る。図１の実施例では、前記チップの各辺が別個にテス
トされ、最も遅い辺を検出することができる。この最も
遅い辺を用いて、ユーザが期待し得る速度を決定するこ
とができる。従って、この周辺テスト構造は、速度によ
る分類・格納（binning）即ち、プログラムされたチッ
プに関して期待される速度に従ってテストしたチップを
各ビンに分類するために用いることができる。最も高性
能な周辺テスト構造を有するチップは、チップ全体につ
いてより高い性能を保証して販売することができる。
【００２７】図１に関して、前記周辺テスト構造の４つ
辺縁を連続的にテストするための方法には、前記テスト
経路の１つの辺縁に沿って生じる最大許容時間遅れの２
倍の周期を有する方形波（最大許容時間遅れと等しい速
度で状態が切り換わる方形波）をＴＳＴＣＬＫ入力線に
印加する過程が含まれる。テスト経路の遅れがＴＳＴＣ
ＬＫの低論理状態の時間より短い場合には、前記遅延経
路を伝搬する低レベルのＴＳＴＣＬＫ信号が、ＴＳＴＣ
ＬＫ信号の次の立上りエッジによってＤフリップフロッ
プＦＦ１のクロック入力がトリガされる前に、該フリッ
プフロップＦＦ１のＤ入力に到達することになる。この
場合、ＤフリップフロップＦＦ１の出力は常に低くな
る。
辺縁を連続的にテストするための方法には、前記テスト
経路の１つの辺縁に沿って生じる最大許容時間遅れの２
倍の周期を有する方形波（最大許容時間遅れと等しい速
度で状態が切り換わる方形波）をＴＳＴＣＬＫ入力線に
印加する過程が含まれる。テスト経路の遅れがＴＳＴＣ
ＬＫの低論理状態の時間より短い場合には、前記遅延経
路を伝搬する低レベルのＴＳＴＣＬＫ信号が、ＴＳＴＣ
ＬＫ信号の次の立上りエッジによってＤフリップフロッ
プＦＦ１のクロック入力がトリガされる前に、該フリッ
プフロップＦＦ１のＤ入力に到達することになる。この
場合、ＤフリップフロップＦＦ１の出力は常に低くな
る。
【００２８】図１では、プログラムされたアンチヒュー
ズが黒丸点で示され、かつプログラムされていないアン
チヒューズが
ズが黒丸点で示され、かつプログラムされていないアン
チヒューズが
【００２９】
【外２】
【００３０】によって示されている。図示される特定の
実施例では、前記ＴＳＴＣＬＫ信号が前記アレイの各辺
縁について１３個のアンチヒューズと２個の遅延論理ブ
ロックの中を伝搬する。前記アレイの最初の辺では、前
記アンチヒューズが図示されるようにプログラムされて
おり、前記ＴＳＴＣＬＫ信号が線Ｌ11から分離して、フ
リップフロップＦＦ１のＤ入力に到達する前にプログラ
ムされたアンチヒューズ1101−Ｆ５、遅延回路1101−
Ｄ、アンチヒューズ1101−Ｆ１、アンチヒューズ1102−
Ｆ４、アンチヒューズ1102−Ｆ３、アンチヒューズ1103
−Ｆ４、アンチヒューズ1103−Ｆ３、アンチヒューズ11
04−Ｆ４、遅延回路1104−Ｄ、アンチヒューズ1104−Ｆ
１、アンチヒューズ1105−Ｆ４、アンチヒューズ1105−
Ｆ３、アンチヒューズ1106−Ｆ４及びアンチヒューズ11
06−Ｆ３を通過するので遅延する。
実施例では、前記ＴＳＴＣＬＫ信号が前記アレイの各辺
縁について１３個のアンチヒューズと２個の遅延論理ブ
ロックの中を伝搬する。前記アレイの最初の辺では、前
記アンチヒューズが図示されるようにプログラムされて
おり、前記ＴＳＴＣＬＫ信号が線Ｌ11から分離して、フ
リップフロップＦＦ１のＤ入力に到達する前にプログラ
ムされたアンチヒューズ1101−Ｆ５、遅延回路1101−
Ｄ、アンチヒューズ1101−Ｆ１、アンチヒューズ1102−
Ｆ４、アンチヒューズ1102−Ｆ３、アンチヒューズ1103
−Ｆ４、アンチヒューズ1103−Ｆ３、アンチヒューズ11
04−Ｆ４、遅延回路1104−Ｄ、アンチヒューズ1104−Ｆ
１、アンチヒューズ1105−Ｆ４、アンチヒューズ1105−
Ｆ３、アンチヒューズ1106−Ｆ４及びアンチヒューズ11
06−Ｆ３を通過するので遅延する。
【００３１】前記テスト構造によって、アンチヒューズ
の個数及び信号が通過しなければならない遅延デバイス
の個数の双方に於て遅延経路に幅広い選択が可能になる
ことは明らかである。ＴＳＴＣＬＫ信号の立上りエッジ
がフリップフロップＦＦ１のクロック入力に於て検出さ
れる前に低い論理レベルのＴＳＴＣＬＫ信号がフリップ
フロップＦＦ１のＤ入力に到達する限り、フリップフロ
ップＦＦ１のＱ出力は一定の低レベルの論理をＮＯＲゲ
ートＮＯＲ１に送り、それが次にＴＳＴＣＬＫの方形波
をインバータＩＮ１にかつ次の前記チップの辺に送る。
の個数及び信号が通過しなければならない遅延デバイス
の個数の双方に於て遅延経路に幅広い選択が可能になる
ことは明らかである。ＴＳＴＣＬＫ信号の立上りエッジ
がフリップフロップＦＦ１のクロック入力に於て検出さ
れる前に低い論理レベルのＴＳＴＣＬＫ信号がフリップ
フロップＦＦ１のＤ入力に到達する限り、フリップフロ
ップＦＦ１のＱ出力は一定の低レベルの論理をＮＯＲゲ
ートＮＯＲ１に送り、それが次にＴＳＴＣＬＫの方形波
をインバータＩＮ１にかつ次の前記チップの辺に送る。
【００３２】前記チップの後方の辺縁のアンチヒューズ
が該チップの最初の辺縁のアンチヒューズと同様にプロ
グラムされていると好都合であるが、必ずしもその必要
はない。前記チップの４辺の全てが十分に早い場合に
は、FAIL出力信号はＴＳＴＣＬＫと類似する方形波にな
るが遅延する。しかしながら、いずれかの辺に於て非常
に大きな遅れが信号に挿入される場合には、対応するフ
リップフロップが対応するＮＯＲゲートに高レベル信号
を入力し、一定の高レベル信号が前記FAIL出力線に伝搬
することになる。一定の信号は、１つまたは複数のテス
ト経路が遅すぎたことを示している。
が該チップの最初の辺縁のアンチヒューズと同様にプロ
グラムされていると好都合であるが、必ずしもその必要
はない。前記チップの４辺の全てが十分に早い場合に
は、FAIL出力信号はＴＳＴＣＬＫと類似する方形波にな
るが遅延する。しかしながら、いずれかの辺に於て非常
に大きな遅れが信号に挿入される場合には、対応するフ
リップフロップが対応するＮＯＲゲートに高レベル信号
を入力し、一定の高レベル信号が前記FAIL出力線に伝搬
することになる。一定の信号は、１つまたは複数のテス
ト経路が遅すぎたことを示している。
【００３３】
【発明の効果】このように、図１に表わされるような本
発明の回路によれば、上述した本願出願人による同日付
け特許出願にも記載されるように、全論理デバイスをテ
ストすることが可能であり、更にプログラムされていな
いチップのアンチヒューズのプログラムによる抵抗を近
似的に評価することができる。
発明の回路によれば、上述した本願出願人による同日付
け特許出願にも記載されるように、全論理デバイスをテ
ストすることが可能であり、更にプログラムされていな
いチップのアンチヒューズのプログラムによる抵抗を近
似的に評価することができる。
【図１】本発明の好適実施例による速度テスト回路を示
す回路図である。
す回路図である。
【図２】同じ製造方法によって製造されたプログラムに
よるアンチヒューズの抵抗の変化をプログラミング電流
の関数として示す線図である。
よるアンチヒューズの抵抗の変化をプログラミング電流
の関数として示す線図である。
【図３】図１の速度テスト回路及び該速度テスト回路を
使用するコンフィグラブル論理アレイチップに於て使用
されるアンチヒューズをプログラムするための回路を示
す回路図である。
使用するコンフィグラブル論理アレイチップに於て使用
されるアンチヒューズをプログラムするための回路を示
す回路図である。
【図４】速度テスト回路及びチップのコンフィグラブル
論理アレイ内のアンチヒューズにプログラミング電圧を
印加させるために、図３の回路に於て使用されるポンプ
・デコーダをアドレスするための回路を示す回路図であ
る。
論理アレイ内のアンチヒューズにプログラミング電圧を
印加させるために、図３の回路に於て使用されるポンプ
・デコーダをアドレスするための回路を示す回路図であ
る。
９−５、９−６ 論理デバイス １０１ 回路 １１０１〜１１２４ アンチヒューズ・ユニット
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｔ 8427−4Ｍ
Claims (7)
- 【請求項１】 集積回路構造に於ける抵抗及び遅れを
評価するためのアンチヒューズ・テスト構造であって、 複数のテスト・アンチヒューズと、 選択したいずれかの前記テスト・アンチヒューズをプロ
グラムしてテスト経路を形成する手段と、 前記テスト経路に於ける遅れをテストする手段とを備え
ることを特徴とするアンチヒューズ・テスト構造。 - 【請求項２】 前記テスト経路の前記遅れテスト手段
が、 テスト信号を前記テスト経路に印加する手段と、 前記テスト信号が前記テスト経路の中を許容時間遅れの
範囲内で伝搬するかどうかを決定する手段とからなるこ
とを特徴とする請求項１に記載のアンチヒューズ・テス
ト構造。 - 【請求項３】 前記テスト経路が少なくとも１つの遅
延回路を有し、前記遅延回路と前記テスト・アンチヒュ
ーズとの組合せによって、前記アンチヒューズ・テスト
構造の部分ではない前記集積回路構造の部分に於て発生
する遅れをシミュレートすることを特徴とする請求項１
に記載のアンチヒューズ・テスト構造。 - 【請求項４】 前記アンチヒューズ・テスト構造が、
前記集積回路構造の少なくとも１つの辺縁に沿って配置
されていることを特徴とする請求項１に記載のアンチヒ
ューズ・テスト構造。 - 【請求項５】 前記アンチヒューズ・テスト構造が前
記集積回路構造の４つの辺縁に沿って配置されているこ
とを特徴とする請求項４に記載のアンチヒューズ・テス
ト構造。 - 【請求項６】 それぞれに前記集積回路構造の各辺縁
に沿って配置され、かつそれぞれにテスト経路と該テス
ト経路に於ける遅れをテストするための手段とを備え、
前記テスト信号が前記各テスト経路を許容時間遅れの範
囲内で伝搬しなければならない４個の直列に接続された
辺縁部として形成されていることを特徴とする請求項５
に記載のアンチヒューズ・テスト構造。 - 【請求項７】 テスト信号を印加しかつ決定する前記
手段が、 最大許容遅れに等しい時間後に状態を切り換えるテスト
信号を印加する手段と、 その入力端子に於て前記テスト信号を受け取り、かつそ
の前記テスト経路を伝搬する前記テスト信号をクロック
端子に於て受け取るフリップフロップとを備え、前記テ
スト経路が前記最大許容遅れより小さい遅れを有する場
合に、前記フリップフロップが一定値の信号を供給する
ようになっていることを特徴とする請求項１に記載のア
ンチヒューズ・テスト構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US62269590A | 1990-12-04 | 1990-12-04 | |
| US07/622,695 | 1990-12-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574949A true JPH0574949A (ja) | 1993-03-26 |
Family
ID=24495150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3348193A Pending JPH0574949A (ja) | 1990-12-04 | 1991-12-04 | アンチヒユーズ・テスト構造 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0489571A3 (ja) |
| JP (1) | JPH0574949A (ja) |
| CA (1) | CA2054883A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828080A (en) * | 1994-08-17 | 1998-10-27 | Tdk Corporation | Oxide thin film, electronic device substrate and electronic device |
| KR100400306B1 (ko) * | 2000-12-29 | 2003-10-01 | 주식회사 하이닉스반도체 | 안티퓨즈를 이용한 딜레이 제어회로 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69133311T2 (de) * | 1990-10-15 | 2004-06-24 | Aptix Corp., San Jose | Verbindungssubstrat mit integrierter Schaltung zur programmierbaren Verbindung und Probenuntersuchung |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5715534A (en) * | 1980-07-03 | 1982-01-26 | Nec Corp | Field programmable logical array |
| GB8618210D0 (en) * | 1986-07-25 | 1986-09-03 | Plessey Co Plc | Integrated circuits |
-
1991
- 1991-11-04 CA CA 2054883 patent/CA2054883A1/en not_active Abandoned
- 1991-12-03 EP EP19910311246 patent/EP0489571A3/en not_active Withdrawn
- 1991-12-04 JP JP3348193A patent/JPH0574949A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828080A (en) * | 1994-08-17 | 1998-10-27 | Tdk Corporation | Oxide thin film, electronic device substrate and electronic device |
| KR100400306B1 (ko) * | 2000-12-29 | 2003-10-01 | 주식회사 하이닉스반도체 | 안티퓨즈를 이용한 딜레이 제어회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0489571A3 (en) | 1993-06-16 |
| EP0489571A2 (en) | 1992-06-10 |
| CA2054883A1 (en) | 1992-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4698589A (en) | Test circuitry for testing fuse link programmable memory devices | |
| US5867507A (en) | Testable programmable gate array and associated LSSD/deterministic test methodology | |
| US6232845B1 (en) | Circuit for measuring signal delays in synchronous memory elements | |
| US6421812B1 (en) | Programming mode selection with JTAG circuits | |
| US6286118B1 (en) | Scan path circuitry including a programmable delay circuit | |
| US5864696A (en) | Circuit and method for setting the time duration of a write to a memory cell | |
| US5773994A (en) | Method and apparatus for implementing an internal tri-state bus within a programmable logic circuit | |
| JP3137269B2 (ja) | プロセスモニタ回路及び方法 | |
| US7583125B2 (en) | Methods and apparatus for pulse generation used in characterizing electronic fuses | |
| NL8501739A (nl) | Programmeerbare rijvormige logische schakeling met test- en controleschakelingen. | |
| US4146835A (en) | Testing the differential response times of a plurality of circuits | |
| US7058880B1 (en) | Techniques for programming and verifying data in a programmable circuit | |
| US6363019B1 (en) | Method and circuit for verifying configuration of programmable logic device | |
| KR950006865A (ko) | 반도체 불휘발성 메모리장치 | |
| US20020042746A1 (en) | Programmable voltage divider and method for testing the impedance of a programmable element | |
| US6115836A (en) | Scan path circuitry for programming a variable clock pulse width | |
| US6006347A (en) | Test mode features for synchronous pipelined memories | |
| US5453696A (en) | Embedded fuse resistance measuring circuit | |
| US7095671B2 (en) | Electrical fuse control of memory slowdown | |
| US7089136B2 (en) | Method for reduced electrical fusing time | |
| USRE34916E (en) | Method and circuitry for testing a programmable logic device | |
| JPH0574949A (ja) | アンチヒユーズ・テスト構造 | |
| US9407248B2 (en) | Tunable clock system | |
| US6334208B1 (en) | Method and apparatus for in-system programming with a status bit | |
| US5694047A (en) | Method and system for measuring antifuse resistance |