JPH0574307B2 - - Google Patents
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は昇圧回路、特にE2PROMに内蔵さ
れ、電源電圧を昇圧して書込み電圧を得る昇圧回
路に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a booster circuit, and particularly to a booster circuit that is built in an E 2 PROM and that boosts a power supply voltage to obtain a write voltage.
（従来の技術）
E2PROM（Electrical Erasable
Programmable Read Only Memory）は電源電
圧がなくても、内部記憶データを保持することが
でき、また、電気的に書換えも可能である等の利
点を持つている。(Conventional technology) E 2 PROM (Electrical Erasable
Programmable Read Only Memory (Programmable Read Only Memory) has the advantage of being able to retain internally stored data even without a power supply voltage and being electrically rewritable.
一般にE2PROMは書換えの際、書込み電圧と
してデータ読み出し用電源電圧（＋5V）の数倍
の電圧を必要とする。このため、内部に昇圧回路
を設けて電源電圧を＋15V〜＋20V程度に昇圧し
て供給するようにしている。この場合の昇圧電圧
は、電源電圧の変動による低下分を考慮してやや
高めに設定し、書込み不良が発生しないような構
成となつている。 Generally, when rewriting an E 2 PROM, the write voltage requires a voltage several times the data read power supply voltage (+5V). For this reason, a booster circuit is provided internally to boost the power supply voltage to about +15V to +20V and supply it. In this case, the boosted voltage is set to a slightly higher value in consideration of the decrease due to fluctuations in the power supply voltage, and the configuration is such that write failures do not occur.
従つて、このような構成の昇圧回路では必要以
上に過剰昇圧することになり、高耐圧を考慮した
回路設計が必要である。また、電源電圧が高めに
変動した場合、書込み系回路内部に過剰電圧が印
加されるのを防止するための保護回路を必要とす
る等、回路規模が大きくなり、回路効率の悪さが
問題となつている。また、この昇圧回路を電池で
動作させる際、過剰昇圧をすることにより無駄な
電力を消費し、電池寿命の低下が早いという欠点
もある。 Therefore, in a booster circuit having such a configuration, the voltage is increased excessively more than necessary, and a circuit design that takes high breakdown voltage into consideration is required. In addition, when the power supply voltage fluctuates to a high level, a protection circuit is required to prevent excessive voltage from being applied inside the write circuit, which increases the circuit size and causes problems such as poor circuit efficiency. ing. Furthermore, when this booster circuit is operated with a battery, there is also a drawback that excessive boosting causes wasteful power consumption and a rapid reduction in battery life.
（発明が解決しようとする課題）
従来のE2PROMに内蔵されている昇圧回路で
は、電源電圧の変動による低下分を考慮してやや
高めに設定されている。このため保護回路の設置
等、回路効率の悪さが問題となつている。また、
この昇圧回路を電池で動作させる際、過剰昇圧を
することにより、無駄な電力を消費し、電池寿命
の低下が早いという欠点もある。(Problem to be Solved by the Invention) In the booster circuit built in the conventional E 2 PROM, the voltage is set to be a little higher in consideration of the drop due to fluctuations in the power supply voltage. For this reason, poor circuit efficiency, such as the installation of a protection circuit, has become a problem. Also,
When this booster circuit is operated with a battery, there is also the drawback that excessive boosting causes wasteful power consumption and a rapid reduction in battery life.
この発明は上記のうような事情を考慮してなさ
れたものであり、その目的は、回路効率の改善及
び消費電力削減の向上がなされる昇圧回路を提供
することにある。 The present invention has been made in consideration of the above circumstances, and an object thereof is to provide a booster circuit that improves circuit efficiency and reduces power consumption.
［発明の構成］
（課題を解決するための手段）
この発明の昇圧回路は、それぞれ入力電圧が供
給された際に動作しその電圧を昇圧して出力する
多段縦接続続された複数個の電圧昇圧回路と、こ
の複数個の各電圧昇圧回路の入力端子と電源電圧
との間に設けられたスイツチ回路と、電源電圧を
検出する電源電圧検出手段と、この電源電圧検出
手段の検出結果に基づいて上記スイツチ回路のう
ちのいずれか１個を選択的に導通制御させる制御
手段とから構成される。[Structure of the Invention] (Means for Solving the Problems) The booster circuit of the present invention operates when each input voltage is supplied, boosts the voltage, and outputs the voltage. A booster circuit, a switch circuit provided between the input terminal of each of the plurality of voltage booster circuits and the power supply voltage, a power supply voltage detection means for detecting the power supply voltage, and a power supply voltage detection means based on the detection result of the power supply voltage detection means. and control means for selectively controlling any one of the switch circuits to conduct.
（作用）
供給された電源電圧に応じて昇圧段数を選択す
る。これにより、無駄な昇圧をしないで一定な書
込み電圧を得る。(Function) The number of boost stages is selected according to the supplied power supply voltage. As a result, a constant write voltage is obtained without unnecessary boosting.
（実施例）
以下、この発明の一実施例について図面を参照
して説明する。(Example) Hereinafter, an example of the present invention will be described with reference to the drawings.
第１図はこの発明に係るE2PROM（Electrical
Erasable Programmable Read Only
Memory）ICの書込み系回路で使用される昇圧回
路である。電源電位VDDには一定の電圧を出力す
る定電圧出力回路１が接続されている。また、電
源電位VDDには抵抗２，３，４の一端がそれぞれ
接続されている。上記定電圧出力回路１の出力側
にはＮチヤネルMOSトランジスタ５，６，７の
各ゲートが接続され、このトランジスタ５，６，
７の各ドレインは上記抵抗２，３，４それぞれの
他端に、各ソースは接地電位VSSに接続されてい
る。また、抵抗２とトランジスタ５、抵抗３とト
ランジスタ６、抵抗４とトランジスタ７各々の接
続点はインバータ８，９，１０の入力端子がそれ
ぞれ接続されている。インバータ８，９，１０の
出力端子はそれぞれANDゲート回数１１，１２，
１３各々の３入力端子に接続されている。ここで
ANDゲート回路１１の第１、第２の入力端子に
はそれぞれインバータ１０，９の出力信号が入力
され、第３の入力端子にインバータ８の反転が出
力信号が入力される。また、ANDゲート回路１
２の第１の入力端子にはインバータ１０の出力信
号が入力され、第２、第、の入力端子にはインバ
ータ９，８それぞれの反転された出力信号が入力
される。また、ANDゲート回路１３の第１、第
２、第３の入力端子にはそれぞれ各インバータ１
０，９，８の反転された出力信号が入力される。
そして、ANDゲート回路１１，１２，１３の出
力端子はそれぞれラツチ回路１４，１５，１６の
データ入力端子Ｄに接続されている。また、ラツ
チ回路１４，１５，１６にはそれぞれラツチ制御
端子Ｌが設けられており、ラツチ制御信号が
供給される。このラツチ回路１４，１５，１６そ
れぞれの反転出力端子ＱはＰチヤネルMOSトラ
ンジスタ１７，１８，１９各々のゲートに接続さ
れている。このトランジスタ１７，１８，１９そ
れぞれのソースは電源電圧VDDに接続されてお
り、ドレインはそれぞれ昇圧回路２０，２１，２
２に接続されている。そして、昇圧回路２０の出
力は昇圧回路２１に供給されるようになつてお
り、また、昇圧回路２１の出力は昇圧回路２１に
供給されるようになつており、昇圧回路２２の出
力が書込み電圧VPPとして内部回路に供給され
る。上記各昇圧回路２０，２１，２２は入力電圧
が与えられた時にのみ入力電圧を昇圧して出力す
る。 Figure 1 shows an E 2 PROM (Electrical
Erasable Programmable Read Only
This is a booster circuit used in the writing circuit of Memory) IC. A constant voltage output circuit 1 that outputs a constant voltage is connected to the power supply potential V DD . Furthermore, one ends of resistors 2, 3, and 4 are each connected to the power supply potential VDD . The gates of N-channel MOS transistors 5, 6, and 7 are connected to the output side of the constant voltage output circuit 1.
Each drain of 7 is connected to the other end of each of the resistors 2, 3, and 4, and each source is connected to the ground potential V SS . In addition, input terminals of inverters 8, 9, and 10 are connected to the connection points between the resistor 2 and the transistor 5, the resistor 3 and the transistor 6, and the resistor 4 and the transistor 7, respectively. The output terminals of inverters 8, 9, and 10 are AND gated 11, 12 times, respectively.
13 are connected to each of the three input terminals. here
The output signals of the inverters 10 and 9 are input to the first and second input terminals of the AND gate circuit 11, respectively, and the inverted output signal of the inverter 8 is input to the third input terminal. Also, AND gate circuit 1
The output signal of the inverter 10 is input to the first input terminal of the inverter 2, and the inverted output signals of the inverters 9 and 8 are input to the second and second input terminals. In addition, each inverter 1 is connected to the first, second, and third input terminals of the AND gate circuit 13.
Inverted output signals of 0, 9, and 8 are input.
The output terminals of AND gate circuits 11, 12, and 13 are connected to data input terminals D of latch circuits 14, 15, and 16, respectively. Further, each of the latch circuits 14, 15, and 16 is provided with a latch control terminal L, to which a latch control signal is supplied. The inverting output terminals Q of the latch circuits 14, 15, 16 are connected to the gates of P channel MOS transistors 17, 18, 19, respectively. The sources of these transistors 17, 18, 19 are connected to the power supply voltage V DD , and the drains are connected to the booster circuits 20, 21, 2, respectively.
Connected to 2. The output of the booster circuit 20 is supplied to the booster circuit 21, the output of the booster circuit 21 is supplied to the booster circuit 21, and the output of the booster circuit 22 is set to the write voltage. Supplied to internal circuits as V PP . Each of the booster circuits 20, 21, and 22 boosts the input voltage and outputs the boosted voltage only when the input voltage is applied.
上記実施例回路の動作を説明する。定電圧出力
回路１に電源電圧VDDが供給され、一定の電圧V1
が出力される。この電圧V1によつてトランジス
タ５，６，７は導通状態になり、抵抗２，３，４
には一定の電流が流れる。これにより、抵抗２，
３，４ではそれぞれの抵抗値に比例した電圧降下
が発生する。ここで、抵抗２，３，４それぞれの
抵抗値Ｒ２，Ｒ３，Ｒ４の大きさの大小関係がＲ
２＜Ｒ３＜Ｒ４とすると、インバータ８，９，１
０の入力電圧はインバータ８が最も小さく、イン
バータ１０が最も大きくなり、最も小さいインバ
ータ８の入力電圧が各インバータ８，９，１０の
高レベルの閾値電圧以上となるように上記電流値
及び抵抗値が設定されている。そして、上記イン
バータ８，９，１０の出力信号はそれぞれAND
ゲート回路１１，１２，１３各々の３入力端子に
入力され、インバータ８，９，１０の出力信号は
ANDゲート回路１１，１２，１３によつてデコ
ード処理される。 The operation of the above embodiment circuit will be explained. Power supply voltage V DD is supplied to constant voltage output circuit 1, and a constant voltage V 1
is output. This voltage V 1 makes transistors 5, 6, and 7 conductive, and resistors 2, 3, and 4
A constant current flows through. As a result, resistance 2,
3 and 4, a voltage drop occurs in proportion to the respective resistance values. Here, the magnitude relationship between the resistance values R2, R3, and R4 of resistors 2, 3, and 4 is R
2<R3<R4, inverters 8, 9, 1
The input voltage of inverter 8 is the smallest and the input voltage of inverter 10 is the largest, and the current value and resistance value are set so that the input voltage of the smallest inverter 8 is equal to or higher than the high-level threshold voltage of each inverter 8, 9, and 10. is set. The output signals of the inverters 8, 9, and 10 are ANDed, respectively.
The output signals of the inverters 8, 9, and 10 are input to the three input terminals of each of the gate circuits 11, 12, and 13.
Decode processing is performed by AND gate circuits 11, 12, and 13.
例えば、電源電圧VDDが充分に高い状態では、
インバータ８，９，１０の入力電圧は“１”レベ
ルとなり、これら各インバータ８，９，１０の出
力は全て“０”レベルになるので、ANDゲート
回路１３の出力レベルのみが“１”レベルにな
る。この状態でラツチ制御信号LCが“Ｃ”レベ
ルになると、ラツチ回路１６の反転出力端子から
“０”レベルの信号が出力される。この“０”レ
ベルの信号によりトランジスタ１９がオンし、昇
圧回路２２が指定される。この結果、電源電圧
VDDはトランジスタ１９を介して昇圧回路２２に
入力され、この昇圧回路２２でVDDを昇圧するこ
とによつて得られる書込み電圧VPPが出力され
る。 For example, when the power supply voltage V DD is sufficiently high,
The input voltages of the inverters 8, 9, and 10 are at the "1" level, and the outputs of these inverters 8, 9, and 10 are all at the "0" level, so only the output level of the AND gate circuit 13 is at the "1" level. Become. When the latch control signal LC becomes "C" level in this state, a signal of "0" level is output from the inverting output terminal of the latch circuit 16. This "0" level signal turns on the transistor 19, and the booster circuit 22 is designated. As a result, the supply voltage
V DD is input to a booster circuit 22 via a transistor 19, and a write voltage V PP obtained by boosting V DD in this booster circuit 22 is output.
電源電圧VDDがやや低下し、インバータ１０の
入力電圧がインバータ１０の閾値電圧よりも低く
なると、インバータ１０の出力レベルが“１”に
なり、ANDゲート回路１２の出力レベルのみが
“１”レベルになる。この状態でラツチ制御信号
LCが“０”レベルになると、ラツチ回路１５の
反転出力端子から“０”レベルの信号が出力され
る。この“０”レベルの信号によりトランジスタ
１８がオンし、昇圧回路２１が指定される。この
結果、電源電圧VDDはトランジスタ１８を介して
昇圧回路２１で昇圧される。この昇圧回路２１の
出力は昇圧回路２２に供給され、さらにここで昇
圧される。従つて、この場合は２個の昇圧回路２
１，２２で充分な昇圧が行われることにより書込
み電圧VPPが出力される。 When the power supply voltage V DD decreases a little and the input voltage of the inverter 10 becomes lower than the threshold voltage of the inverter 10, the output level of the inverter 10 becomes "1", and only the output level of the AND gate circuit 12 becomes the "1" level. become. In this state, the latch control signal
When LC becomes "0" level, a signal of "0" level is output from the inverting output terminal of the latch circuit 15. This "0" level signal turns on the transistor 18, and the booster circuit 21 is designated. As a result, the power supply voltage V DD is boosted by the booster circuit 21 via the transistor 18 . The output of this booster circuit 21 is supplied to a booster circuit 22, where it is further boosted. Therefore, in this case, two booster circuits 2
By sufficiently boosting voltages 1 and 22, the write voltage V PP is output.
電源電圧VDDがさらに低下してインバータ９の
閾値電圧よりも低くなると、その出力レベルも
“１”になり、ANDゲート回路１１の出力レベル
のみが“１”レベルになる。そして、ラツチ制御
信号が“０”レベルになると、ラツチ回路１
４の反転出力端子から“０”レベルの信号が出力
される。この“０”レベルの信号によりトランジ
スタ１７がオンし、昇圧回路２０が指定される。
この結果、電源電圧VDDは昇圧回路２０，２１及
び２２を介して順次昇圧され、書込み電圧VPPが
出力される。 When the power supply voltage V DD further decreases and becomes lower than the threshold voltage of the inverter 9, its output level also becomes "1", and only the output level of the AND gate circuit 11 becomes the "1" level. Then, when the latch control signal becomes "0" level, the latch circuit 1
A "0" level signal is output from the inverted output terminal of No. 4. This "0" level signal turns on the transistor 17, and the booster circuit 20 is designated.
As a result, the power supply voltage V DD is sequentially boosted via the boost circuits 20, 21 and 22, and the write voltage V PP is output.
このように、上記実施例回路によれば、電源電
圧VDDの低下の程度に対応して３個の昇圧回路２
０，２１，２２を動作させるようにしているの
で、従来のように始めから過剰昇圧をする必要が
ないので余分な高耐圧化が不要となる。また、昇
圧動作しない昇圧回路は電力を消費しないので、
無駄な電力消費を省くことがてき、電池で動作さ
せた際にその寿命を長くすることができる等の利
点がある。 In this way, according to the above embodiment circuit, the three booster circuits 2 are activated depending on the degree of decrease in the power supply voltage VDD
Since the transistors 0, 21, and 22 are operated, there is no need to increase the voltage excessively from the beginning as in the conventional case, and there is no need to increase the breakdown voltage excessively. In addition, a booster circuit that does not operate as a booster does not consume power, so
It has the advantage of being able to eliminate wasteful power consumption and prolonging the lifespan of batteries when operated.
第２図はこの発明の他の実施例による構成を示
す回路図である。この実施例回路ではORゲート
回路２３を設け、第１図回路内のインバータ８の
出力信号とE2PROMのチツプイネーブル信号
との論理和をこのORゲート回路２３でとり、そ
の出力′を内部チツプイネーブル信号として使
用するようにしたものである。このような構成に
すれば、電池消耗時等、異常に電源電圧が低下し
た場合に、インバータ８の出力信号レベルが
“１”になることにより、強制的にチツプイネー
ブル信号′のレベルが“１”となりE2PROM
全体の回路動作を停止させることができる。 FIG. 2 is a circuit diagram showing a configuration according to another embodiment of the invention. In this embodiment circuit, an OR gate circuit 23 is provided, and the OR gate circuit 23 calculates the logical sum of the output signal of the inverter 8 in the circuit of FIG. 1 and the chip enable signal of the E 2 PROM. It is designed to be used as an enable signal. With this configuration, when the power supply voltage drops abnormally such as when the battery is exhausted, the output signal level of the inverter 8 becomes "1", and the level of the chip enable signal' is forcibly set to "1". ” Next E 2 PROM
The entire circuit operation can be stopped.
なお、この上記実施例回路ではMOS型トラン
ジスタを用いて回路を構成しているが、バイポー
ラトランジスタ及びTTL（トランジスタ・トラン
ジスタ・論理回路）等を用いて構成してもよい。
また、１つの集積回路内に存在しないで個々のト
ランジスタ、抵抗、集積回路等を用いて構成した
ものであつてもよい。 Note that although the circuit in this embodiment is configured using MOS type transistors, it may also be configured using bipolar transistors, TTL (transistor-transistor-logic circuit), and the like.
Furthermore, it may be configured using individual transistors, resistors, integrated circuits, etc. without existing in one integrated circuit.
また、昇圧回路の数は幾つでもよく、また、ラ
ツチ制御信号は外部から与えるに限らず、電
源の立上がり時に発生するような回路内部の生成
信号であつてもよい。さらに定電圧出力回路１及
び昇圧回路２０ないし２２については、いかなる
構成のものでもよい。 Further, the number of booster circuits may be any number, and the latch control signal is not limited to being applied externally, but may be a signal generated within the circuit, such as one generated when the power supply is turned on. Further, the constant voltage output circuit 1 and the booster circuits 20 to 22 may have any configuration.
［発明の効果］
以上詳述したようにこの発明によれば、電圧低
下時の信頼製の向上とともに電池寿命の延長化が
図れる昇圧回路を提供することができる。[Effects of the Invention] As described in detail above, according to the present invention, it is possible to provide a booster circuit that can improve reliability during voltage drop and extend battery life.
第１図はこの発明の一実施例による構成を示す
回路図、第２図はこの発明の他の実施例による構
成を示す回路図である。
１……定電圧出力回路、２，３，４……抵抗、
５，６，７……ＮチヤネルMOSトランジスタ、
８，９，１０……インバータ、１１，１２，１３
……ANDゲート回路、１４，１５，１６……ラ
ツチ回路、１７，１８，１９……Ｐチヤネル
MOSトランジスタ、２０，２１，２２……昇圧
回路。
FIG. 1 is a circuit diagram showing a configuration according to one embodiment of the invention, and FIG. 2 is a circuit diagram showing a configuration according to another embodiment of the invention. 1... Constant voltage output circuit, 2, 3, 4... Resistor,
5, 6, 7...N channel MOS transistor,
8, 9, 10... Inverter, 11, 12, 13
...AND gate circuit, 14,15,16...Latch circuit, 17,18,19...P channel
MOS transistors, 20, 21, 22... booster circuit.
Claims (1)
の電圧を昇圧して出力する多段縦続接続された複
数個の電圧昇圧回路と、 上記複数個の各電圧昇圧回路の入力端子と電源
電圧との間に設けられたスイツチ回路と、 電源電圧を検出する電源電圧検出手段と、 上記電源電圧検出手段の検出結果に基づいて上
記スイツチ回路のうちのいずれか１個を選択的に
導通制御させる制御手段と を具備したことを特徴とする昇圧回路。[Claims] 1. A plurality of voltage booster circuits connected in multi-stage cascade, each of which operates when an input voltage is supplied and boosts and outputs the voltage, and an input terminal of each of the plurality of voltage booster circuits. a switch circuit provided between the power supply voltage and the power supply voltage, a power supply voltage detection means for detecting the power supply voltage, and selectively selecting one of the switch circuits based on the detection result of the power supply voltage detection means. A booster circuit comprising a control means for controlling conduction.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1462688A JPH01194861A (en) | 1988-01-27 | 1988-01-27 | Step-up circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1462688A JPH01194861A (en) | 1988-01-27 | 1988-01-27 | Step-up circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01194861A JPH01194861A (en) | 1989-08-04 |
| JPH0574307B2 true JPH0574307B2 (en) | 1993-10-18 |
Family
ID=11866409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1462688A Granted JPH01194861A (en) | 1988-01-27 | 1988-01-27 | Step-up circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01194861A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102214991B (en) * | 2010-04-02 | 2013-09-11 | 英业达股份有限公司 | Trunk circuit with serial peripheral interfaces |
| JP2016091844A (en) * | 2014-11-06 | 2016-05-23 | アール・ビー・コントロールズ株式会社 | Luminaire |
-
1988
- 1988-01-27 JP JP1462688A patent/JPH01194861A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01194861A (en) | 1989-08-04 |
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