JPH056944A - Plastic pin grid array - Google Patents
Plastic pin grid arrayInfo
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- JPH056944A JPH056944A JP3000792A JP79291A JPH056944A JP H056944 A JPH056944 A JP H056944A JP 3000792 A JP3000792 A JP 3000792A JP 79291 A JP79291 A JP 79291A JP H056944 A JPH056944 A JP H056944A
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- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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- H01L2224/49171—Fan-out arrangements
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- Lead Frames For Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はプラスチック・ピン・グ
リッド・アレイに関し、特に半導体装置を搭載したプラ
スチック・ピン・グリッド・アレイに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plastic pin grid array, and more particularly to a plastic pin grid array mounting a semiconductor device.
【０００２】[0002]
【従来の技術】最近、半導体装置の高集積化と高機能化
及び多ピン化が著しいが、デュアル・インライン・パッ
ケージにおける６４ピンが外部端子の多ピン化の技術的
限界とされている。このような外部端子の増加に対し
て、リードレス・チップ・キャリアや、ピン・グリッド
・アレイ（以下、ＰＧＡと称す）あるいはプラスチック
・ピン・グリッド・アレイ（以下ＰＰＧＡと称す）が急
速に使用され始めている。このＰＰＧＡのコストはセラ
ミックＰＧＡのコストと同じピン密度で比較すると、３
０％〜５０％のコストであるので、最近ではこのＰＰＧ
Ａが急速に普及しつつある。2. Description of the Related Art Recently, semiconductor devices have been highly integrated, highly functionalized, and have a large number of pins. However, 64 pins in a dual in-line package is regarded as a technical limit for increasing the number of external terminals. In response to such an increase in external terminals, leadless chip carriers, pin grid arrays (hereinafter referred to as PGA) or plastic pin grid arrays (hereinafter referred to as PPGA) are rapidly used. Have begun. The cost of this PPGA is 3 when compared with the cost of the ceramic PGA at the same pin density.
The cost is 0% to 50%, so recently this PPG
A is spreading rapidly.
【０００３】図５はかかる従来の一例を示すＰＰＧＡの
上面を切欠いた断面図であり、図６は図５におけるＹ−
Ｙ線断面図である。図５および図６に示すように、従来
のＰＰＧＡは絶縁体１０の上にシグナルライン配線パタ
ーン１およびそのスルー・ホール・パターン１ａを被着
し絶縁膜９で覆ったプリント配線基板とスルー・ホール
・パターン１ａに接続される外部端子７及び半導体チッ
プを封止するポッティング樹脂８，８ａとから構成され
ている。また、シグナル・グランド・ライン（以下ＳＧ
ラインと称す）またはシグナル・グランド・プレーン
（以下ＳＧプレーンと称す）から独立したプレーンを設
けたり、あるいはこのプレーンに電気的接続および磁気
的接続を施し且つ前記基板の半導体チップ搭載面や裏面
に接続したりはしていない。FIG. 5 is a cross-sectional view in which the upper surface of a PPGA showing such a conventional example is cut away, and FIG.
It is a Y line sectional view. As shown in FIGS. 5 and 6, the conventional PPGA has a printed wiring board and a through hole in which the signal line wiring pattern 1 and its through hole pattern 1a are deposited on the insulator 10 and covered with the insulating film 9. The external terminal 7 connected to the pattern 1a and the potting resin 8, 8a for sealing the semiconductor chip. In addition, the signal ground line (hereinafter SG
A plane independent from a signal ground plane (hereinafter referred to as an SG plane), or electrically and magnetically connected to this plane and connected to the semiconductor chip mounting surface or the back surface of the substrate. I haven't done it.
【０００４】[0004]
【発明が解決しようとする課題】上述した従来のＰＰＧ
Ａは、ＳＧライン又はＧプレーンから独立したプレーン
を設けたりしていないので、内部に搭載した半導体チッ
プに電磁波ノイズが侵入して前記半導体チップを誤動作
させたり、ＰＰＧＡ表面に帯電した静電気を外部端子を
通じて放電する時に、前記半導体チップを誤動作させた
り、あるいは前記半導体チップを３０ＭＨｚ以上の高周
波で動作させるときに外部に電磁波を放射して周辺の電
子装置を誤動作させたりするという欠点がある。DISCLOSURE OF THE INVENTION The conventional PPG described above
Since A does not have a plane independent from the SG line or G plane, electromagnetic noise invades the semiconductor chip mounted inside to cause the semiconductor chip to malfunction, or static electricity charged on the surface of the PPGA is externally connected to the external terminal. There is a drawback that the semiconductor chip malfunctions when it is discharged through, or an electromagnetic wave is radiated to the outside when the semiconductor chip is operated at a high frequency of 30 MHz or more to malfunction a peripheral electronic device.
【０００５】本発明の目的は、かかる電磁波ノイズや静
電気により搭載した半導体チップが誤動作するのを防止
するとともに、高周波で動作する場合にも外部に電磁波
を放射しないＰＰＧＡを提供することにある。An object of the present invention is to provide a PPGA which prevents malfunction of a mounted semiconductor chip due to such electromagnetic noise and static electricity, and which does not radiate electromagnetic waves to the outside even when operating at high frequency.
【０００６】[0006]
【課題を解決するための手段】本発明のＰＰＧＡは、シ
ステムを集積化した半導体チップを搭載し且つシグナル
・グランド・ライン又はシグナル・グランド・プレーン
とフレーム・グランド・プレーンとを独立して形成した
搭載基板と、前記半導体チップおよび外部電気回路網の
インターフェースになる外部端子と、前記フレーム・グ
ランド・プレーンに電気的および磁気的接続を施し、前
記搭載基板の前記半導体チップ搭載面に設置し且つシグ
ナル・ラインと前記シグナル・グランド・ライン又は前
記シグナル・グランド・プレーンとを前記フレーム・グ
ランド・プレーンとともに囲むシールド・カバーと、前
記外部端子の少なくともひとつ以上を占め且つその他の
外部端子を囲む位置に占るとともに、前記シグナル・グ
ランド・ライン又は前記シグナル・グランド・プレーン
に対応するシグナル・グランド端子から独立した前記フ
レーム・グランド・プレーンに対応するフレーム・グラ
ンド端子とを具備して構成される。The PPGA of the present invention mounts a semiconductor chip in which a system is integrated and forms a signal ground line or a signal ground plane and a frame ground plane independently. An electrical and magnetic connection is made to the mounting board, the external terminals that serve as an interface between the semiconductor chip and the external electric circuit network, and the frame ground plane, and the mounting board is installed on the semiconductor chip mounting surface of the mounting board and a signal is provided. A shield cover that surrounds the line and the signal ground line or the signal ground plane together with the frame ground plane, and a position that occupies at least one or more of the external terminals and surrounds other external terminals. And the signal ground line or Constituted by and a frame ground terminal corresponding to the frame ground plane independent of the signal ground terminal corresponding to the signal ground plane.
【０００７】[0007]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will now be described with reference to the drawings.
【０００８】図１は本発明の第一の実施例を示すＰＰＧ
Ａの上面を切欠いた断面図であり、図２は図１における
Ｙ−Ｙ線断面図である。図１および図２に示すように、
本実施例はシグナル・ラインとしてプリント配線基板技
術によって形成された配線パターン１およびスルー・ホ
ール・パターン１ａとプリント配線基板技術によって形
成されたＦＧプレーン２およびＦＧ端子４と、周囲に形
成された銅箔５と、銅入り導電性接着材６と、封止用ポ
ッティング樹脂８，８ａと、スルー・ホール・パターン
１ａに接続される外部端子７と、絶縁膜９および絶縁体
１０と、全体を覆ってシールドするシールドカバー３と
を有している。このうち、ＦＧプレーン２は銅箔５およ
び銅入り導電性接着材６を介してシールド・カバー３に
電気的且つ磁気的に接続され、ＦＧ端子４はこのＦＧプ
レーン２のスルー・ホールに接続固定される。一方、封
止用ポッティング樹脂８及び８ａは搭載した半導体チッ
プおよびボンディング・ワイヤーを保護するために用い
られる。FIG. 1 is a PPG showing a first embodiment of the present invention.
It is sectional drawing which notched the upper surface of A, and FIG. 2 is a YY sectional view taken on the line in FIG. As shown in FIGS. 1 and 2,
In this embodiment, a wiring pattern 1 and a through hole pattern 1a formed by a printed wiring board technique as a signal line, an FG plane 2 and an FG terminal 4 formed by a printed wiring substrate technique, and copper formed around the wiring pattern 1 and the through hole pattern 1a. The foil 5, the conductive adhesive 6 containing copper, the potting resin for sealing 8, 8a, the external terminal 7 connected to the through hole pattern 1a, the insulating film 9 and the insulator 10 are entirely covered. And a shield cover 3 for shielding. Of these, the FG plane 2 is electrically and magnetically connected to the shield cover 3 through the copper foil 5 and the copper-containing conductive adhesive material 6, and the FG terminal 4 is connected and fixed to the through hole of the FG plane 2. To be done. On the other hand, the potting resins 8 and 8a for sealing are used to protect the mounted semiconductor chip and bonding wires.
【０００９】ここで、周波数成分がｆ（Ｈｚ）以上を有
する電磁波の強度をＨ0 とすると、ＦＧプレーン２とシ
ールド・カバー３によって電磁気シールドされたＰＰＧ
Ａ内部での電磁波強度Ｈt は、導電率σ、透磁率μの材
料ではHere, assuming that the intensity of an electromagnetic wave having a frequency component of f (Hz) or more is H 0 , the PPG electromagnetically shielded by the FG plane 2 and the shield cover 3.
The electromagnetic wave intensity H t inside A is for a material with conductivity σ and permeability μ.
【００１０】 [0010]
【００１１】で与えられる。本実施例はこのＦＧプレー
ン２の導電率σF 、透磁率μF 、シールド・カバー３の
導電率σS ，透磁率μS である場合、電磁波強度Ｈ0 に
対して１／ｅ、即ち３６．８％に減衰した内部強度Ｈt
にするためには、シールド・カバー３とＦＧプレーン２
の厚さｄが最低ｄmin と設計されている。すなわち、Is given by In this embodiment, when the conductivity σ F and the permeability μ F of the FG plane 2 and the conductivity σ S and the permeability μ S of the shield cover 3 are 1 / e, that is, 36 with respect to the electromagnetic wave intensity H 0 . Internal strength H t attenuated to 0.8%
In order to achieve this, shield cover 3 and FG plane 2
Is designed to have a minimum thickness d min . That is,
【００１２】 [0012]
【００１３】シールド・カバー３，銅箔５，銅入り導電
性接着材６及びＦＧプレーン２は電磁気シールドを形成
し、ＰＰＧＡ内部に侵入する電磁波ノイズに対して１／
ｅ、つまり３６．８％に減衰せしめる。また、ＦＧ端子
４を介して大地へ低インピーダンスの電流経路を形成す
ることにより、ＰＰＧＡの静電気帯電に対してもシグナ
ル・ラインに影響を与えず、大地へ放電させる。更に、
搭載した半導体チップが３０ＭＨｚ以上の高周波動作す
る時に顕著になる放射電磁波に対しても、前記電磁気シ
ールドの形成により前記放射電磁波強度を１／ｅ、すな
わち３６．８％に減衰することができる。The shield cover 3, the copper foil 5, the copper-containing conductive adhesive 6 and the FG plane 2 form an electromagnetic shield, and the electromagnetic wave noise that penetrates into the PPGA is 1 /
e, that is, it is attenuated to 36.8%. Further, by forming a low-impedance current path to the ground via the FG terminal 4, the signal line is not affected even by the electrostatic charging of PPGA, and the signal is discharged to the ground. Furthermore,
Even when the mounted semiconductor chip operates at a high frequency of 30 MHz or higher, the intensity of the radiated electromagnetic wave can be attenuated to 1 / e, that is, 36.8%, by forming the electromagnetic shield.
【００１４】図３は本発明の第二の実施例を示すＰＰＧ
Ａの上面を切欠いた断面図であり、図４は図３における
Ｙ−Ｙ線断面図である。図３および図４に示すように、
本実施例はシグナル・ラインとしてプリント配線基板技
術によって形成された配線パターン１およびスルー・ホ
ール・パターン１ａと、プリント配線基板技術によって
形成されたＦＧプレーン２およびＦＧ端子４と、銅メッ
キ層５ａおよび銅入り導電性接着材６と、外部端子７
と、封止用ポッティング樹脂８及び８ａと、絶縁膜９お
よび絶縁体１０と、シールド・カバー３とを有する。本
実施例においても、ＦＧプレーン２は銅メッキ層５ａと
銅入り導電性接着材６を介してシールド・カバー３に電
気的および磁気的接続が施され、ＦＧ端子４はＦＧプレ
ーン２のスルーホールと接続固定される。また、封止用
ポッティング樹脂８及び８ａは搭載した半導体チップと
ボンディング・ワイヤーとを保護している。かかる本実
施例は銅メッキ層５ａをプリント配線基板技術のスルー
ホール形成工程でスルーホール・パターン１ａと同時に
形成できるので、前述した第一の実施例における図１及
び図２の絶縁体１０に銅箔５を形成する工程を省略で
き、より低コストなＰＰＧＡを提供できるという利点が
ある。FIG. 3 is a PPG showing a second embodiment of the present invention.
FIG. 4 is a sectional view in which the upper surface of A is cut away, and FIG. 4 is a sectional view taken along line YY in FIG. 3. As shown in FIGS. 3 and 4,
In this embodiment, a wiring pattern 1 and a through hole pattern 1a formed by a printed wiring board technique as a signal line, an FG plane 2 and an FG terminal 4 formed by a printed wiring board technique, a copper plating layer 5a, and Copper-containing conductive adhesive 6 and external terminal 7
The sealing potting resins 8 and 8a, the insulating film 9 and the insulator 10, and the shield cover 3 are provided. Also in this embodiment, the FG plane 2 is electrically and magnetically connected to the shield cover 3 through the copper plating layer 5a and the copper-containing conductive adhesive 6, and the FG terminal 4 is a through hole of the FG plane 2. Fixed with the connection. Moreover, the potting resins 8 and 8a for sealing protect the mounted semiconductor chip and the bonding wires. In this embodiment, since the copper plating layer 5a can be formed at the same time as the through hole pattern 1a in the through hole forming process of the printed wiring board technique, copper is applied to the insulator 10 of FIGS. 1 and 2 in the above-described first embodiment. There is an advantage that the step of forming the foil 5 can be omitted and a lower cost PPGA can be provided.
【００１５】[0015]
【発明の効果】以上説明したように、本発明のＰＰＧＡ
は、ＦＧプレーンやシールドカバーを有することにお
り、内部に侵入する電磁波ノイズを減衰させることがで
き、静電気帯電に対してもシグナル・ラインに影響を与
えず大地へ放電させるので、半導体チップの誤動作を防
止できるという効果がある。また、本発明は搭載した半
導体チップが３０ＭＨｚ以上の高周波動作時に顕著とな
る放射電磁波の強度をシールドカバー等で減衰させるこ
とができるので、周辺電子装置の誤動作を回避すること
ができるという効果がある。As described above, the PPGA of the present invention
Since it has an FG plane and a shield cover, it can attenuate the electromagnetic wave noise that invades inside, and it also discharges to the ground without affecting the signal line against static electricity charging. There is an effect that can prevent. Further, according to the present invention, the intensity of the radiated electromagnetic wave, which becomes remarkable when the semiconductor chip mounted is operated at a high frequency of 30 MHz or more, can be attenuated by the shield cover or the like, so that there is an effect that malfunction of the peripheral electronic device can be avoided. .
【図１】本発明の第一の実施例を示すＰＰＧＡの上面を
切欠いた断面図である。FIG. 1 is a sectional view of a PPGA showing a first embodiment of the present invention with an upper surface cut away.
【図２】図１におけるＹ−Ｙ線断面図である。FIG. 2 is a sectional view taken along line YY in FIG.
【図３】本発明の第二の実施例を示すＰＰＧＡの上面を
切欠いた断面図である。FIG. 3 is a cross-sectional view of a PPGA showing a second embodiment of the present invention with an upper surface cut away.
【図４】図３におけるＹ−Ｙ線断面図である。4 is a sectional view taken along line YY in FIG.
【図５】従来の一例を示すＰＰＧＡの上面を切欠いた断
面図である。FIG. 5 is a cross-sectional view in which the upper surface of a PPGA showing a conventional example is cut away.
【図６】図５におけるＹ−Ｙ線断面図である。6 is a cross-sectional view taken along the line YY in FIG.
１ シグナルライン配線パターン １ａ スルー・ホール・パターン ２ ＦＧプレーン ３ シールドカバー ４ ＦＧ端子 ５ 銅箔 ５ａ 銅メッキ層 ６ 銅入り導電性接着材 ７ 外部端子 ８，８ａ ポッティング樹脂 ９ 絶縁膜 １０ 絶縁体 1 Signal line wiring pattern 1a through hole pattern 2 FG plane 3 Shield cover 4 FG terminal 5 copper foil 5a Copper plating layer 6 Copper-containing conductive adhesive 7 External terminal 8.8a potting resin 9 Insulating film 10 insulator
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/50 Ｐ 9272−4Ｍ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H01L 23/50 P 9272-4M
Claims (3)
載し且つシグナル・グランド・ライン又はシグナル・グ
ランド・プレーンとフレーム・グランド・プレーンとを
独立して形成した搭載基板と、前記半導体チップおよび
外部電気回路網のインターフェースになる外部端子と、
前記フレーム・グランド・プレーンに電気的および磁気
的接続を施し、前記搭載基板の前記半導体チップ搭載面
に設置し且つシグナル・ラインと前記シグナル・グラン
ド・ライン又は前記シグナル・グランド・プレーンとを
前記フレーム・グランド・プレーンとともに囲むシール
ド・カバーと、前記外部端子の少なくともひとつ以上を
占め且つその他の外部端子を囲む位置に占るとともに、
前記シグナル・グランド・ライン又は前記シグナル・グ
ランド・プレーンに対応するシグナル・グランド端子か
ら独立した前記フレーム・グランド・プレーンに対応す
るフレーム・グランド端子とを具備することを特徴とす
るプラスチック・ピン・グリッドアレイ。1. A mounting board on which a semiconductor chip in which a system is integrated is mounted, and a signal ground line or a signal ground plane and a frame ground plane are independently formed, the semiconductor chip and an external electric device. An external terminal that becomes an interface of the circuit network,
The frame ground plane is electrically and magnetically connected, is installed on the semiconductor chip mounting surface of the mounting board, and the signal line and the signal ground line or the signal ground plane are connected to the frame. -A shield cover that surrounds the ground plane, and a position that occupies at least one of the external terminals and surrounds other external terminals,
A plastic pin grid comprising: a signal ground line or a frame ground terminal corresponding to the frame ground plane independent of a signal ground terminal corresponding to the signal ground plane. array.
を形成したことを特徴とする請求項１記載のプラスチッ
ク・ピン・グリッド・アレイ。2. The plastic pin grid array according to claim 1, wherein the semiconductor chip mounting substrate has a copper foil formed on the periphery thereof.
の銅メッキ層で形成したことを特徴とする請求項２記載
のプラスチック・ピン・グリッド・アレイ。3. The plastic pin grid array according to claim 2, wherein the copper foil is formed of a copper plating layer for forming a through hole.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000792A JP2867710B2 (en) | 1991-01-09 | 1991-01-09 | Plastic pin grid array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000792A JP2867710B2 (en) | 1991-01-09 | 1991-01-09 | Plastic pin grid array |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH056944A true JPH056944A (en) | 1993-01-14 |
| JP2867710B2 JP2867710B2 (en) | 1999-03-10 |
Family
ID=11483538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3000792A Expired - Fee Related JP2867710B2 (en) | 1991-01-09 | 1991-01-09 | Plastic pin grid array |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867710B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225952B1 (en) | 1998-06-11 | 2001-05-01 | Nec Corporation | Portable compact radio terminal device |
-
1991
- 1991-01-09 JP JP3000792A patent/JP2867710B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225952B1 (en) | 1998-06-11 | 2001-05-01 | Nec Corporation | Portable compact radio terminal device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2867710B2 (en) | 1999-03-10 |
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