JPH056932B2 - - Google Patents

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JPH056932B2
JPH056932B2 JP2102967A JP10296790A JPH056932B2 JP H056932 B2 JPH056932 B2 JP H056932B2 JP 2102967 A JP2102967 A JP 2102967A JP 10296790 A JP10296790 A JP 10296790A JP H056932 B2 JPH056932 B2 JP H056932B2
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Japan
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current
switch
terminal
transistor
pnpn
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JP2102967A
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Mitsuo Matsuyama
Shinji Okuhara
Akio Sagawa
Yasunobu Inabe
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Hitachi Ltd
Nippon Telegraph and Telephone Corp
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Hitachi Ltd
Nippon Telegraph and Telephone Corp
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はPNPNスイツチを含んだ半導体スイ
ツチに係り、特に主電流のオン・オフ状態を外部
から適確に検出でき、かつ、半導体集積化しやす
い半導体スイツチに関するものである。
[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a semiconductor switch including a PNPN switch, and in particular, it is capable of accurately detecting the on/off state of the main current from the outside and is easy to integrate into semiconductors. This relates to semiconductor switches.

〔従来の技術〕[Conventional technology]

一般に、半導体スイツチとしてのPNPNスイ
ツチは、トランジスタスイツチに較べて双方向に
高耐圧が得られること、オン抵抗を低くできるこ
と、大電流通電時にもオン電圧を低くできること
などの利点がある。しかし、同時に自己保持機能
を有するために、オン・オフスイツチとして用い
る場合には、オフ制御が比較的難しいという欠点
を有している。
In general, a PNPN switch as a semiconductor switch has advantages over a transistor switch, such as being able to obtain a high breakdown voltage in both directions, having a low on-resistance, and having a low on-voltage even when a large current is applied. However, since it also has a self-holding function, it has the disadvantage that when used as an on-off switch, it is relatively difficult to control off.

負荷電流を変えずにPNPNスイツチをオフさ
せるには、ゲート・カソード間を過渡的に短絡し
て一時的に保持電流を高め、負荷電流を保持でき
なくする方法と、ゲートに逆電流を与えてオフさ
せる方法とがあり、電流切断能力や外部回路条件
によつて使い分けられる。
To turn off a PNPN switch without changing the load current, there are two methods: transiently shorting the gate and cathode to temporarily increase the holding current, making it impossible to hold the load current, and applying a reverse current to the gate. There are different ways to turn it off, which can be used depending on the current cutting ability and external circuit conditions.

さて、これらの方法を用いて構成したオン・オ
フスイツチにおいて、自己保持機能を有するがた
めスイツチのオン・オフ状態の検出を必要とする
場合がある。PNPNスイツチは、オフ駆動の時
点から電荷の蓄積時間に起因するターンオフ時間
の分だけ遅れてオフ状態となるが、スイツチの用
途によつては、この遅れ時間のため外部制御上で
不都合を生ずる。例えば、PNPNスイツチを用
いたオン・オフスイツチ2個で電流切換スイツチ
を構成した場合に、先ず、一方のスイツチをパル
ス的にオフ駆動してから他方のスイツチをパルス
的にオン駆動して負荷電流を切換えようとしたと
き、オフ駆動を受けたスイツチが完全にオフ状態
とならぬまま、他方のスイツチがオンとなり、同
時に2個のスイツチがオン状態を保つケースが出
てくる。これは、ゲート制御が無くとも主電極間
が外部的に通電可能状態にあればオン保持動作を
続けるPNPNスイツチの自己保持機能と、一般
にターンオフ時間がターンオン時間より長いこと
を起因する現象である。このような誤動作を防ぐ
ためには、スイツチの負荷電流がどの時点でオフ
したかを検出しておく方法が必要になる。
Since the on/off switch constructed using these methods has a self-holding function, it may be necessary to detect the on/off state of the switch. A PNPN switch turns off with a delay of a turn-off time caused by charge accumulation time from the time of off-drive, but depending on the application of the switch, this delay time may cause problems in terms of external control. For example, when a current selection switch is configured with two on/off switches using PNPN switches, first one switch is driven off in a pulse manner, and then the other switch is driven on in a pulse manner to control the load current. When attempting to switch, there are cases where the switch that receives the OFF drive is not completely turned off, and the other switch is turned on, causing two switches to remain on at the same time. This is a phenomenon caused by the self-holding function of the PNPN switch, which continues its on-holding operation even without gate control as long as the main electrodes are externally energized, and the fact that the turn-off time is generally longer than the turn-on time. In order to prevent such malfunctions, a method is required to detect at what point the switch's load current is turned off.

第1図に、オフ検出機能をもたせたオン・オフ
スイツチの回路構成を示す。第1図において、
PNPトランジスタQ1とNPNトランジスタQ2
とで等価的に構成されるPNPNスイツチ1のオ
ン制御、オフ制御は、それぞれゲートG、オフ制
御入力端子Bに駆動電流を加えることで成され、
この結果、外部回路の負荷抵抗R2と電源V1と
で定まる負荷電流をオン・オフできる。ここで、
抵抗R1はPNPNスイツチ1のdv/dt効果によ
る誤動作を防止するもので、PNPNスイツチ1
のゲート点弧感度はこの抵抗R1につて定まる。
また、トランジスタQ3はPNPNスイツチ1の
ゲートG及びカソードK間を一時的に短絡して、
PNPNスイツチ1の最小保持電流値を高め、オ
フ状態へ移行させるものである。
FIG. 1 shows the circuit configuration of an on/off switch equipped with an off detection function. In Figure 1,
PNP transistor Q1 and NPN transistor Q2
The on control and off control of the PNPN switch 1, which is equivalently constituted by
As a result, the load current determined by the load resistance R2 of the external circuit and the power supply V1 can be turned on and off. here,
Resistor R1 is to prevent malfunction due to dv/dt effect of PNPN switch 1.
The gate firing sensitivity of is determined by this resistance R1.
In addition, the transistor Q3 temporarily shorts the gate G and cathode K of the PNPN switch 1,
This increases the minimum holding current value of the PNPN switch 1 and shifts it to the off state.

さらに、トランジスタQ4はPNPNスイツチ
1のオン・オフ状態を検出するためのものであ
る。すな分ち、トランジスタQ2,Q4におい
て、そのベース、エミツタをそれぞれ共通接続す
る構成としているため、トランジスタQ2,Q4
はほぼ同一のベース・バイアス条件となり、それ
ぞれのコレクタ電流もほぼ等しいものとなる。こ
こでトランジスタQ2のコレクタ電流はPNPN
スイツチ1のアノード電流の一部であるから、ト
ランジスタQ4のコレクタ電流を監視すれば、
PNPNスイツチ1のオン・オフ状態を検出でき
ることになる。第2図は上記の動作波形を略示し
たものであり、ICはオン駆動電流、IBはオフ駆動
電流、IAはアノード電流、ICはトランジスタQ4
のコレクタ電流をそれぞれ示す。第2図から明ら
かなように、PNPNスイツチ1のアノード電流IA
のオン・オフ情報は、トランジスタQ4のコレク
タ電流ICの有無、すなわち第1図の抵抗R3の電
圧降下から検出できる。
Furthermore, the transistor Q4 is for detecting the on/off state of the PNPN switch 1. In other words, since the bases and emitters of transistors Q2 and Q4 are connected in common, transistors Q2 and Q4
The base bias conditions are almost the same, and the respective collector currents are also almost the same. Here, the collector current of transistor Q2 is PNPN
Since it is part of the anode current of switch 1, if the collector current of transistor Q4 is monitored,
The on/off state of the PNPN switch 1 can be detected. Figure 2 schematically shows the above operating waveforms, where I C is the on-drive current, I B is the off-drive current, I A is the anode current, and I C is the transistor Q4.
The collector current of is shown respectively. As is clear from Fig. 2, the anode current I A of PNPN switch 1
The on/off information can be detected from the presence or absence of the collector current I C of the transistor Q4, that is, from the voltage drop across the resistor R3 in FIG.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかしながら、第1図に示す回路構成には次の
如き欠点がある。第1の欠点は、オフ検出が時間
的に正確でないことである。通常、PNPNスイ
ツチ1とトランジスタQ4とは、それぞれ個別の
デバイスになるから、大きさ、形状が異なるこ
と、外部負荷条件を常に同一にはできないことか
ら、ターンオフ時間が異なつてくる。さらに、
PNPNスイツチ1のターンオフ時間は、構成ト
ランジスタQ1,Q2のターンオフ時間の和とな
る傾向を持つため、トランジスタQ4では正確な
オフ検出ができない。すなわち、第1図において
オフ駆動したときに、トランジスタQ2,Q4は
トランジスタQ3によつて同時にベース・エミタ
間を短絡されるため、速やかにオフとなるが、
PNPトランジスタQ1はその時点からオフに向
かう。この結果、第2図のt4,t5として示す如
く、PNPNスイツチ1が完全にオフする前にオ
フ検出をしていまい、その目的を充分に果たして
いない。第2の欠点は、オフ検出用にトランジス
タQ4を追加するため素子数が増えることであ
る。これは、半導体集積回路化を考えたときに素
子占有面積が増加することであり、経済性の観点
から望ましくない。
However, the circuit configuration shown in FIG. 1 has the following drawbacks. The first drawback is that off detection is not temporally accurate. Normally, the PNPN switch 1 and the transistor Q4 are separate devices, so their turn-off times differ because they have different sizes and shapes, and because the external load conditions cannot always be the same. moreover,
Since the turn-off time of the PNPN switch 1 tends to be the sum of the turn-off times of the component transistors Q1 and Q2, accurate off detection cannot be performed with the transistor Q4. That is, when the transistors Q2 and Q4 are turned off in FIG. 1, their bases and emitters are simultaneously short-circuited by the transistor Q3, so they are quickly turned off.
PNP transistor Q1 turns off from that point on. As a result, as shown at t4 and t5 in FIG. 2, the OFF detection is performed before the PNPN switch 1 is completely turned off, and its purpose is not fully achieved. The second drawback is that the number of elements increases because the transistor Q4 is added for off-detection. This increases the area occupied by the element when considering semiconductor integrated circuits, which is undesirable from an economical point of view.

以上のように、従来技術による半導体スイツチ
では、オフ検出特性が不充分なものであり、かつ
素子占有面積も大きいという欠点があつた。
As described above, the semiconductor switches according to the prior art have disadvantages in that the off-detection characteristics are insufficient and the device occupies a large area.

本発明の目的は、主電流のオン・オフ検出特性
が適確であり、しかも、素子占有面積小さく集積
化に適した半導体スイツチを得ることにある。
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor switch which has accurate main current on/off detection characteristics, has a small area occupied by the element, and is suitable for integration.

〔課題を解決するための手段〕[Means to solve the problem]

この目的のために、本発明は主電流スイツチ回
路に主電流のオン・オフ状態検出用の第2のアノ
ード端子を設けて、適確な主電流のオン・オフ検
出ができるように構成したことを特徴とする。
For this purpose, the present invention provides a main current switch circuit with a second anode terminal for detecting the on/off state of the main current, so that it can accurately detect the on/off state of the main current. It is characterized by

〔実施例〕〔Example〕

以下、図面を用いて本発明を詳細に説明する。
第3図は上記従来の半導体スイツチに改良を加え
た半導体スイツチの一例を示す回路構成図であ
り、Q11,Q12,Q2は4端子PNPNスイ
ツチ2を構成する2個のPNPトランジスタと1
個のNPNトランジスタ、Q3はターンオフ用の
NPNトランジスタ、R1はdv/dt効果による誤
動作の防止用抵抗、V1,R2はそれぞれ負荷用
電源と抵抗、V2,R3はそれぞれオン・オフ検
出用の電源と抵抗である。また、A1は第1のア
ノード端子、A2は第2のアノード端子、Kはカ
ソード端子、Gはゲート端子、Bはオフ制御入力
端子を示す。本実施例においては、トランジスタ
Q11,Q12,Q2から成る4端子PNPNス
イツチ2により半導体スイツチの主電流スイツチ
回路が構成され、NPNトランジスタQ3と抵抗
R1とにより半導体スイツチのターンオフ用スイ
ツチ回路が構成されている。第3図の回路構成に
おいて、オン制御ゲートGからオン駆動電流を供
給することによつて成され、Q11,Q2で構成
されるPNPNスイツチがオン状態となり、外部
回路の電源V1と抵抗R2で定まる負荷電流がア
ノードA1からカソードKへ流れる。また、同時
にQ12,Q2で構成されるPNPNスイツチも
オン状態となり、外部回路の電源V2と抵抗R3
で定まるオン検出電流がアノードA2からカソー
ドKへ流れる。次に、オフ制御はオフ制御入力端
子Bからオフ駆動電流を流し込むことによつて成
され、トランジスタQ3がオン状態となり、
PNPNスイツチ2のゲートG・カソードK間、
すなわち、トランジスタQ2のベース・エミツタ
間を短絡することによつてPNPNスイツチの保
持電流値を高め、アノードA1からカソードKに
向かつて流れていた負荷電流をオフする。また、
同時にアノードA2からカソードKへ向かつて流
れていたオン検出電流もオフする。
Hereinafter, the present invention will be explained in detail using the drawings.
FIG. 3 is a circuit configuration diagram showing an example of a semiconductor switch that is an improvement on the conventional semiconductor switch described above.
NPN transistor, Q3 is for turn-off
In the NPN transistor, R1 is a resistor for preventing malfunction due to the dv/dt effect, V1 and R2 are a load power source and a resistor, respectively, and V2 and R3 are a power source and a resistor for on/off detection, respectively. Further, A1 is a first anode terminal, A2 is a second anode terminal, K is a cathode terminal, G is a gate terminal, and B is an off control input terminal. In this embodiment, a main current switch circuit of the semiconductor switch is configured by a four-terminal PNPN switch 2 consisting of transistors Q11, Q12, and Q2, and a turn-off switch circuit of the semiconductor switch is configured by an NPN transistor Q3 and a resistor R1. There is. In the circuit configuration shown in Fig. 3, this is achieved by supplying an on-drive current from the on-control gate G, and the PNPN switch consisting of Q11 and Q2 is turned on, which is determined by the power supply V1 and resistor R2 of the external circuit. A load current flows from anode A1 to cathode K. At the same time, the PNPN switch composed of Q12 and Q2 is also turned on, and the external circuit power supply V2 and resistor R3 are turned on.
An on-detection current determined by , flows from the anode A2 to the cathode K. Next, off control is performed by injecting an off drive current from off control input terminal B, and transistor Q3 is turned on.
Between gate G and cathode K of PNPN switch 2,
That is, by short-circuiting the base and emitter of transistor Q2, the holding current value of the PNPN switch is increased, and the load current flowing from anode A1 to cathode K is turned off. Also,
At the same time, the on-detection current flowing from the anode A2 to the cathode K is also turned off.

さて、第3図図示の回路構成において、主電流
のオン・オフ検出は主電流が流れるPNPトラン
ジスタQ11とベース・コレクタを共通接続した
PNPトランジスタQ12のエミツタ電流の有無
で行なわれる。PNPNスイツチのターンオフ動
作において、先ず、NPNトランジスタQ2がト
ランジスタQ3によつてベース・エミツタ間わ短
絡させることでオフになり、次いでPNPトラン
ジスタQ11,Q12が同時にオフに向かうため
に、アノードA1,A2からの流入電流がオフに
なる時間はほぼ同様のものとなる。PNPNスイ
ツチのターンオフ動作に関しても同じように、
NPNトランジスタQ2がオンとなつてからPNP
トランジスタQ11,Q12が同時にオン向か
う。この結果、第2のアノードA2からの流入電
流の有無は、適確な時間で主電流のオン・オフ状
態を示すことになり、オン・オフ検出特性の適確
な半導体スイツチが得られるものである。
Now, in the circuit configuration shown in Figure 3, the on/off detection of the main current is carried out by connecting the base collector of the PNP transistor Q11 through which the main current flows.
This is done depending on the presence or absence of emitter current of PNP transistor Q12. In the turn-off operation of the PNPN switch, first, the NPN transistor Q2 is turned off by shorting its base and emitter by the transistor Q3, and then the PNP transistors Q11 and Q12 turn off at the same time, so that the anodes A1 and A2 are turned off. The time during which the inflow current is turned off is approximately the same. Similarly, regarding the turn-off operation of the PNPN switch,
After NPN transistor Q2 turns on, PNP
Transistors Q11 and Q12 turn on simultaneously. As a result, the presence or absence of an inflow current from the second anode A2 indicates the on/off state of the main current at an appropriate time, making it possible to obtain a semiconductor switch with accurate on/off detection characteristics. be.

また、第3図図示の4端子PNPNスイツチ2
は一体構造のデバイスとすることができる。第4
図は、この4端子PNPNスイツチ2の断面構造
を図示したものであり、10はN形半導体基板、
11,12,13はP形拡散層、14はN形拡散
層を示し、15は酸化膜、16a,16b,16
c,16dは金属配線層をそれぞれ示す。4端子
PNPNスイツチ2の第1アノード端子A1は、
P形拡散層11を経て金属配線層16aから取出
し、同様に第2のアノード端子A2、ゲート端子
G、カソード端子KはそれぞれP形拡散層13、
P形拡散層12、N形拡散層14を経て金属配線
層16b,16c,16dから取出す。4端子
PNPNスイツチ2を第4図の如く一体構造とで
きることから、第3図図示回路は素子占有面積の
小さなものにできる。さらに、本発明者らの試験
実験によれば、第3図図示回路の動作として、む
しろトランジスタQ11がオフした後にトランジ
スタQ12がオフとなり、主電流のオフ検出に時
間余裕をもつことが判明した。すなわち、第3図
の回路半導体集積化した場合には集積度の高い経
済的な設計ができ、かつ、主電流のオン・オフ検
出が適確な半導体スイツチが得られるものであ
る。
In addition, the 4-terminal PNPN switch 2 shown in FIG.
can be a unitary device. Fourth
The figure shows the cross-sectional structure of this 4-terminal PNPN switch 2, in which 10 is an N-type semiconductor substrate,
11, 12, 13 are P-type diffusion layers, 14 is an N-type diffusion layer, 15 is an oxide film, 16a, 16b, 16
c and 16d indicate metal wiring layers, respectively. 4 terminals
The first anode terminal A1 of the PNPN switch 2 is
Similarly, the second anode terminal A2, gate terminal G, and cathode terminal K are taken out from the metal wiring layer 16a through the P-type diffusion layer 11, and the P-type diffusion layer 13,
It is taken out from the metal wiring layers 16b, 16c, and 16d via the P-type diffusion layer 12 and the N-type diffusion layer 14. 4 terminals
Since the PNPN switch 2 can be formed into an integral structure as shown in FIG. 4, the circuit shown in FIG. 3 can have a small element occupation area. Further, according to the test experiments conducted by the present inventors, it was found that the operation of the circuit shown in FIG. 3 is that the transistor Q12 is turned off after the transistor Q11 is turned off, and there is a time margin for detecting the main current off. That is, when the circuit shown in FIG. 3 is integrated with a semiconductor, an economical design with a high degree of integration can be achieved, and a semiconductor switch can be obtained that can accurately detect on/off of the main current.

第5図は本発明による半導体スイツチの実施例
を示す回路構成図であり、第3図図示の回路構成
に電流分流用のトランジスタQ5,Q6を加え
て、半導体スイツチとしての電流切断能力をさら
に高めたものである。
FIG. 5 is a circuit configuration diagram showing an embodiment of the semiconductor switch according to the present invention. Transistors Q5 and Q6 for current shunting are added to the circuit configuration shown in FIG. 3 to further enhance the current cutting ability as a semiconductor switch. It is something that

すなわち、本実施例では、トランジスタQ1
1,Q12,Q2から成る4端子PNPNスイツ
チ2と、電流分流用の第1および第2のトランジ
スタQ5,Q6とより半導体スイツチの主電流ス
イツチ回路が構成されている。第5図において第
3図と同一部分は同一の記号を用いているが、第
3図で示した外部回路の電源V1,V2と抵抗R
2,R3は省略してある。この回路構成において
も、オン制御はゲートGからのオン駆動電流の供
給によつて成され、まず4端子PNPNスイツチ
2がオンとなり、次いでトランジスタQ5,Q6
がオン状態となつて、第1アノードA1からカソ
ードKへ負荷電流が流れる。また、同時にトラン
ジスタQ12もオン状態になつているから、第2
のアノードA2からカソードKへオン検出電流が
流れる。次にオフ制御もオフ制御入力端子Bから
オフ駆動電流を流し込むことで成され、まずトラ
ンジスタQ3がオンとなり、4端子PNPNスイ
ツチ2がターンオフして、次いで電流分流用のト
ランジスタQ5,Q6がオフとなり、アノードA
1からカソードKへ流れていた負荷電流切断す
る。また、同時に第2のアノードA2からカソー
ドKへ向かつて流れていたオン検出電流もオフす
る。
That is, in this embodiment, the transistor Q1
A main current switch circuit of a semiconductor switch is constituted by a four-terminal PNPN switch 2 consisting of transistors Q1, Q12, and Q2, and first and second transistors Q5 and Q6 for current shunting. In Fig. 5, the same symbols are used for the same parts as in Fig. 3, but the external circuit power supplies V1 and V2 and the resistor R shown in Fig.
2 and R3 are omitted. In this circuit configuration as well, on-control is achieved by supplying an on-drive current from the gate G, first turning on the four-terminal PNPN switch 2, then turning on the transistors Q5 and Q6.
is turned on, and a load current flows from the first anode A1 to the cathode K. Moreover, since the transistor Q12 is also in the on state at the same time, the second
An on-detection current flows from the anode A2 to the cathode K. Next, off control is also performed by injecting an off drive current from off control input terminal B, first transistor Q3 is turned on, 4-terminal PNPN switch 2 is turned off, and then current shunting transistors Q5 and Q6 are turned off. , anode A
The load current flowing from 1 to cathode K is cut off. At the same time, the on-detection current flowing from the second anode A2 to the cathode K is also turned off.

本実施例においては、負荷電流がPNPNスイ
ツチ2とトランジスタQ5,Q6に分流する構成
であるため、第3図図示の半導体スイツチよりさ
らに電流切断能力の大きい半導体スイツチが得ら
れる。また、第3図、第4図での説明と同様に4
端子PNPNスイツチ2は一体構造とできるため、
素子占有面積の小さなものとなる。
In this embodiment, since the load current is divided into the PNPN switch 2 and the transistors Q5 and Q6, a semiconductor switch having a greater current cutting ability than the semiconductor switch shown in FIG. 3 can be obtained. Also, similar to the explanation in Figures 3 and 4, 4
Since the terminal PNPN switch 2 can have an integral structure,
The device occupies a small area.

〔発明の効果〕〔Effect of the invention〕

以上、詳しく説明したように本発明は、主電流
スイツチ回路の第2のアノード端子から主電流の
オン・オフ検出を行うことによつて、その検出特
性が適確なものとなり、かつ、この検出用の素子
の占有面積を小さなものにできるので高集積化が
可能であり、特性面および経済的に優れた半導体
スイツチを提供し得るものである。
As described in detail above, the present invention detects the on/off of the main current from the second anode terminal of the main current switch circuit, thereby making the detection characteristics accurate, and Since the area occupied by the device can be reduced, high integration is possible, and a semiconductor switch with excellent characteristics and economy can be provided.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来の半導体スイツチの回路構成図、
第2図は第1図の回路構成の動作波形図、第3図
は従来の半導体スイツチに改良を加えた半導体ス
イツチの一例を示す回路構成図、第4図は第3図
に示した4端子PNPNスイツチの構造断面図、
第5図は本発明による半導体スイツチの実施例を
示す回路構成図である。 1……PNPNスイツチ、2……4端子PNPN
スイツチ、Q1,Q2,Q11,Q12……
PNPNスイツチ構成用トランジスタ、Q3,Q
5,Q6……トランジスタ、A1……第1のアノ
ード端子、A2……第2のアノード端子、K……
カソード端子、G……ゲート端子、B……オフ制
御入力端子。
Figure 1 is a circuit diagram of a conventional semiconductor switch.
Figure 2 is an operating waveform diagram of the circuit configuration shown in Figure 1, Figure 3 is a circuit configuration diagram showing an example of a semiconductor switch that is an improvement on a conventional semiconductor switch, and Figure 4 is a four-terminal diagram of the circuit configuration shown in Figure 3. Structural cross section of PNPN switch,
FIG. 5 is a circuit diagram showing an embodiment of a semiconductor switch according to the present invention. 1...PNPN switch, 2...4 terminal PNPN
Switch, Q1, Q2, Q11, Q12...
Transistor for PNPN switch configuration, Q3, Q
5, Q6...transistor, A1...first anode terminal, A2...second anode terminal, K...
Cathode terminal, G...gate terminal, B...off control input terminal.

Claims (1)

【特許請求の範囲】 1 主電極用の第1のアノード端子、カソード端
子と、制御用のゲート端子と、電流検出用の第2
のアノード端子とを有する主電流スイツチ回路
と、 該主電流スイツチ回路のゲート・カソード端子
間に接続されたターンオフ用スイツチ回路とを備
えた半導体スイツチであつて、 上記主電流スイツチ回路は、PNPNスイツチ
と、該PNPNスイツチのN層、P層のうちの主
電極用端子を除く同一極性部分とそれぞれベー
ス、コレクタを接続した電流検出トランジスタ
と、第1および第2の電流分流用トランジスタと
から成り、 上記PNPNスイツチの一方の主電極端子は上
記第1の電流分流用トランジスタのエミツタに、
上記PNPNスイツチの他方の主電極端子は上記
第2の電流分流用トランジスタのベースに接続さ
れ、上記第1の電流分流用トランジスタのベー
ス、コレクタはそれぞれ上記第2の電流分流用ト
ランジスタのコレクタ、エミツタに接続されると
ともに、 上記第1の電流分流用トランジスタのエミツ
タ、コレクタをそれぞれ上記主電スイツチ回路の
主電極用の第1のアノード端子、カソード端子
と、また上記PNPNスイツチのゲート端子、上
記電流検出用トランジスタのエミツタをそれぞれ
上記主電スイツチ回路の制御用のゲート端子、電
流検出用の第2のアノード端子として構成し、 上記第1のアノード端子の流入電流のオン・オ
フ状態を上記第2のアノード端子の流入電流によ
つて検出することを特徴とする半導体スイツチ。
[Claims] 1. A first anode terminal for the main electrode, a cathode terminal, a gate terminal for control, and a second terminal for current detection.
A semiconductor switch comprising: a main current switch circuit having an anode terminal; and a turn-off switch circuit connected between the gate and cathode terminals of the main current switch circuit; , a current detection transistor whose base and collector are respectively connected to the same polarity parts of the N layer and P layer of the PNPN switch excluding the main electrode terminal, and first and second current shunting transistors, One main electrode terminal of the PNPN switch is connected to the emitter of the first current shunting transistor,
The other main electrode terminal of the PNPN switch is connected to the base of the second current shunting transistor, and the base and collector of the first current shunting transistor are connected to the collector and emitter of the second current shunting transistor, respectively. The emitter and collector of the first current shunting transistor are connected to the first anode terminal and cathode terminal for the main electrode of the main power switch circuit, respectively, and the gate terminal of the PNPN switch and the current The emitters of the detection transistors are configured as a gate terminal for controlling the main power switch circuit and a second anode terminal for current detection, respectively, and the on/off state of the inflow current of the first anode terminal is controlled by the second anode terminal. A semiconductor switch characterized in that detection is performed by an inflow current to an anode terminal of the switch.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3040971U (en) * 1997-02-27 1997-09-05 船井電機株式会社 Receiver

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