JPH0567238B2 - - Google Patents
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- JPH0567238B2 JPH0567238B2 JP61045756A JP4575686A JPH0567238B2 JP H0567238 B2 JPH0567238 B2 JP H0567238B2 JP 61045756 A JP61045756 A JP 61045756A JP 4575686 A JP4575686 A JP 4575686A JP H0567238 B2 JPH0567238 B2 JP H0567238B2
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- Liquid Crystal Display Device Control (AREA)
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Description
【発明の詳細な説明】
＜技術分野＞
本発明は、表示装置の画素部の回路のテストを
高速化する技術に関するものである。DETAILED DESCRIPTION OF THE INVENTION <Technical Field> The present invention relates to a technique for speeding up testing of circuits in a pixel portion of a display device.
＜従来技術＞
アクテイブ・マトリクス方式の表示装置に於い
て、各画素を構成する回路をテストする手段は、
特開昭57−99688に於いて示されている。このテ
ストが可能な表示装置に於いて、画素部分の表示
画素駆動用MOSトランジスタの短絡、すなわち、
トランジスタのリーク異常を検知する場合、複数
の画素について同時にテストすることが可能であ
る。従来の表示装置では素子数と動作速度の関係
から、水平方向の走査回路として通常はダイナミ
ツク方式の回路が用いられている。したがつて、
このような装置では水平方向の走査回路の出力を
すべて選択状態にする場合に於いても、クロツク
を停止することは不可能であり、常にある周波数
以上のクロツクで走査回路を動かし続ける必要が
ある。このため、テストのための入力信号及び出
力信号などにクロツクが重畳されるなどにより、
正しい信号の入出力が不可能となり、テスト動作
の信頼性が著しく低下する事がある。すなわち、
周知のようにダイナミツク回路では、クロツクを
停止すると回路中の容量部分（寄生容量を含む）
に保持されたデータが消滅し、回路の状態が不定
となる。したがつて、従来技術ではシフト・レジ
スタの出力をすべて一定の状態に保つ場合に於い
ても、クロツクを止めることは不可能である。こ
のクロツクが供給されるラインと平行に、映像信
号を入力したり、テスト信号を出力するラインが
走つているため、容量又は誘導性結合によりテス
ト信号が乱され、正しい信号の入出力ができなく
なる。<Prior art> In an active matrix display device, the means for testing the circuits that constitute each pixel is as follows:
It is shown in Japanese Patent Application Laid-Open No. 57-99688. In a display device that can perform this test, short-circuiting of the display pixel driving MOS transistor in the pixel portion, that is,
When detecting transistor leakage abnormalities, it is possible to test multiple pixels simultaneously. In conventional display devices, a dynamic type circuit is usually used as a horizontal scanning circuit due to the relationship between the number of elements and operating speed. Therefore,
In such a device, even when all the outputs of the horizontal scanning circuit are selected, it is impossible to stop the clock, and it is necessary to keep the scanning circuit running at a clock frequency higher than a certain frequency. . For this reason, clocks are superimposed on input signals and output signals for testing, etc.
Correct signal input/output may become impossible, and the reliability of test operations may drop significantly. That is,
As is well known, in dynamic circuits, when the clock is stopped, the capacitance (including parasitic capacitance) in the circuit is
The data held in the circuit disappears, and the state of the circuit becomes undefined. Therefore, in the prior art, it is impossible to stop the clock even if all outputs of the shift registers are kept constant. Since lines for inputting video signals and outputting test signals run parallel to the line to which this clock is supplied, the test signals are disturbed by capacitance or inductive coupling, making it impossible to input and output correct signals. .
＜発明の目的＞
本発明は上述の問題点に鑑み、マトリクス方式
表示回路に連結される水平走査回路の駆動クロツ
クを固定し、走査を起動する入力信号を固定する
ことにより、水平走査回路の出力をすべて選択状
態とし、該走査回路の駆動クロツクを供給するこ
となくテストを行なうことを可能にし、テスト動
作の信頼性を向上させたことを特徴とする表示装
置を提供するものである。<Object of the Invention> In view of the above-mentioned problems, the present invention fixes the drive clock of the horizontal scanning circuit connected to the matrix display circuit and fixes the input signal for starting scanning, thereby improving the output of the horizontal scanning circuit. The object of the present invention is to provide a display device characterized in that it is possible to conduct a test without supplying a drive clock to the scanning circuit by setting all of the scanning circuits to a selected state, thereby improving the reliability of the test operation.
＜実施例＞
第１図は本発明に係る表示装置の構成図であ
る。<Example> FIG. 1 is a configuration diagram of a display device according to the present invention.
図に於いて、１は垂直走査回路、２は水平走査
回路、３ij（ｉ＝１、…、ｍ、ｊ＝１、…、ｎ）
は表示素子、Ｔ１ijは書き込み用MOSトランジ
スタ、Ｔ２ijは表示素子駆動用MOSトランジス
タ、Cijは入力信号蓄積容量、Ｔ３ijは駆動電圧読
み出し用MOSトランジスタ、Ｔ４ｉ（ｉ＝１、
…、ｍ）は列選択用MOSトランジスタである。
また、Ｒはプルアツプ抵抗、４は判定回路であ
る。 In the figure, 1 is a vertical scanning circuit, 2 is a horizontal scanning circuit, 3ij (i=1,...,m, j=1,...,n)
is a display element, T1ij is a write MOS transistor, T2ij is a display element drive MOS transistor, Cij is an input signal storage capacitor, T3ij is a drive voltage readout MOS transistor, T4i (i=1,
..., m) are column selection MOS transistors.
Further, R is a pull-up resistor, and 4 is a determination circuit.
第２図は、従来より利用されている２相クロツ
ク駆動シフト・レジスタを水平走査回路２として
利用した場合の、本発明を実施しうる回路の一例
である。 FIG. 2 shows an example of a circuit in which the present invention can be implemented when a conventional two-phase clock-driven shift register is used as the horizontal scanning circuit 2.
インバータInv.I（Ｉ＝１、２、…）は入力Ｉよ
り与えられた信号を増幅・反転して次段へ転送す
るための回路である。Tr.IはインバータInv.Iの
出力からInv.I＋１の入力への信号の伝送を制御
するトランスフアー・トランジスタである。通常
の走査動作では、第３図に示すように、互いに重
なりのないクロツクφ1，φ2を、φ1はTr.２I′−１
（I′＝１、２…）へ、φ2はTr.２I′へ供給すること
により、出力Hiが順次列選択状態となる。この
場合のタイミング・チヤートを第３図に示す。 The inverter Inv.I (I=1, 2, . . . ) is a circuit for amplifying and inverting the signal applied from the input I and transferring it to the next stage. Tr.I is a transfer transistor that controls the transmission of a signal from the output of inverter Inv.I to the input of Inv.I+1. In normal scanning operation , as shown in FIG .
By supplying φ 2 to Tr.2I'(I'=1, 2, . . . ), the output Hi becomes sequentially in the column selection state. A timing chart in this case is shown in FIG.
一方、テスト動作を行なう場合は、Tr.２I′−
１、Tr.２I′へ供給する信号をすべて“１”とし、
入力信号Ｉを“１”とすることにより、駆動クロ
ツクを供給することなく、すべての出力Hiが列
選択状態となる。これにより、垂直走査回路１に
より選択された一行あるいは二行以上の複数行に
ついて、水平走査回路２の駆動クロツクの影響に
よる誤動作を起こすことなく同時に画素回路のテ
スト、すなわち表示素子駆動用MOSトランジス
タＴ２ijのリーク異常の検知テストが可能とな
る。 On the other hand, when performing test operation, Tr.2I'−
1. Set all the signals supplied to Tr.2I′ as “1”,
By setting the input signal I to "1", all outputs Hi enter the column selection state without supplying a driving clock. As a result, the pixel circuits of one or more rows selected by the vertical scanning circuit 1 can be simultaneously tested without causing malfunctions due to the influence of the drive clock of the horizontal scanning circuit 2, that is, the display element driving MOS transistor T2ij. It becomes possible to perform a leak abnormality detection test.
テスト信号出力時の回路は第４図のようにな
る。すなわち、被テスト・トランジスタＴ２ijが
すべて並列となるため、１個でも「短絡」異常が
あると“不良”と判定される。したがつて、全画
素並列テストが可能である。 The circuit when outputting the test signal is as shown in FIG. That is, since the transistors to be tested T2ij are all connected in parallel, if even one has a "short circuit" abnormality, it is determined to be "defective". Therefore, all pixels can be tested in parallel.
第５図は、通常の走査動作（It＝１）では２相
クロツクφ1，φ2を出力し、テスト時には、外部
よりの入力信号Itを“０”にすることにより、容
易に駆動クロツクをすべて“１”の状態へ固定で
きる回路の一実施例である。５は通常の２相クロ
ツク発生回路である。 Figure 5 shows that during normal scanning operation (It = 1), two-phase clocks φ 1 and φ 2 are output, and during testing, the drive clock can be easily changed by setting the external input signal It to “0”. This is an example of a circuit that can fix all to the "1" state. 5 is a normal two-phase clock generation circuit.
なお、第２図の回路は、疑似２相クロツクによ
る駆動も可能である。この場合のタイミング・チ
ヤートを第６図に示す。 Note that the circuit shown in FIG. 2 can also be driven by a pseudo two-phase clock. A timing chart in this case is shown in FIG.
第７図は、通常の走査動作では、外部信号Itを
“１”として、クロツクφから疑似２相クロツク
を発生し、テスト時には、外部信号Itを“０”と
することにより、容易に駆動クロツクをすべて
“１”の状態へ固定できる回路の一実施例である。 FIG. 7 shows that during normal scanning operation, the external signal It is set to "1" to generate a pseudo two-phase clock from the clock φ, and during testing, the external signal It is set to "0" to easily generate the drive clock. This is an example of a circuit that can fix all of the signals to the "1" state.
第８図は、従来より利用されている２相クロツ
ク駆動のクロツクドCMOSを用いたシフト・レ
ジスタを水平走査回路として利用した場合の、本
発明を実施しうる回路の一例である。本実施例
は、入力信号を反転・増幅して出力するCMOS
インバータと、入力信号を反転・増幅し、外部よ
り与えられるクロツクφ，の信号に応じて出力
するクロツクドCMOSインバータより成る。 FIG. 8 shows an example of a circuit in which the present invention can be implemented when a shift register using a clocked CMOS driven by a two-phase clock, which has been used in the past, is used as a horizontal scanning circuit. This example is a CMOS device that inverts and amplifies the input signal and outputs it.
It consists of an inverter and a clocked CMOS inverter that inverts and amplifies the input signal and outputs it in response to an externally applied clock signal φ.
通常の走査動作では、クロツクφ，を、φは
Tr.８Ｉ−７、Tr.８Ｉ−４、Tr.８Ｉ−３、Tr.
８Ｉ（Ｉ＝１、２、…）へ供給し、はTr.８Ｉ
−６、Tr.８Ｉ−５、Tr.８Ｉ−１（Ｉ＝１、２、
…）へ供給することにより、選択信号出力Hiが
順次選択状態となる。この場合のタイミング・チ
ヤートを第９図に示す。 In normal scanning operation, the clock φ, and φ are
Tr.8I-7, Tr.8I-4, Tr.8I-3, Tr.
8I (I=1, 2,...), is Tr.8I
-6, Tr.8I-5, Tr.8I-1 (I=1, 2,
), the selection signal output Hi is sequentially brought into the selected state. A timing chart in this case is shown in FIG.
一方、テストを行なう場合は、Tr.へ与える信
号をすべて“１”とし、入力信号Ｉを“０”とす
ることにより、駆動クロツクを供給することな
く、すべての出力Hiが列選択状態となる。これ
により、垂直走査回路により選択された行につい
て、水平走査回路の駆動クロツクの影響による誤
動作等を起こすことなく同時に画素回路のテスト
が可能となる。 On the other hand, when performing a test, all the signals given to the Tr. are set to "1" and the input signal I is set to "0", so that all outputs Hi are in the column selection state without supplying the drive clock. . This makes it possible to simultaneously test the pixel circuits of the rows selected by the vertical scanning circuit without causing malfunctions due to the influence of the driving clock of the horizontal scanning circuit.
なお、クロツクφ，発生回路は、第７図に示
すものと同一の構成でよい。 Note that the clock φ and generation circuit may have the same configuration as that shown in FIG.
なお、水平走査回路の出力として、本構成例に
示したものと逆極性の出力を要する回路において
は、駆動クロツクおよび入力信号の極性を適当に
変換し固定する事により、全列を選択状態とする
事が可能である。 In addition, in a circuit that requires an output of opposite polarity to that shown in this configuration example as an output of the horizontal scanning circuit, all columns can be set to the selected state by appropriately converting and fixing the polarity of the drive clock and input signal. It is possible to do so.
＜発明の効果＞
以上詳細に説明したように、本発明により、水
平走査回路を駆動することなく、垂直走査回路に
より選択された行の画素のテストを、高い信頼性
のもとで同時に実施することが可能となり、テス
ト時間の短縮、ひいてはテスト・コストの低減を
もたらすものである。<Effects of the Invention> As explained in detail above, according to the present invention, the pixels in the rows selected by the vertical scanning circuit can be simultaneously tested with high reliability without driving the horizontal scanning circuit. This makes it possible to shorten test time and, in turn, reduce test costs.
第１図、第２図、第４図、第５図、第７図及び
第８図は回路図、第３図、第６図及び第９図はタ
イミング・チヤートである。
符号の説明、１：垂直走査回路、２：水平走査
回路、３ij：表示素子、Ｔ１ij：書き込み用MOS
トランジスタ、Ｔ２ij：表示素子駆動用MOSト
ランジスタ、Cij：入力信号蓄積容量、Ｔ３ij：駆
動電圧読み出し用MOSトランジスタ、Ｔ４ｉ：
列選択用MOSトランジスタ、Ｒ：プルアツプ抵
抗、４：判定回路。
1, 2, 4, 5, 7 and 8 are circuit diagrams, and FIGS. 3, 6 and 9 are timing charts. Explanation of symbols, 1: Vertical scanning circuit, 2: Horizontal scanning circuit, 3ij: Display element, T1ij: Writing MOS
Transistor, T2ij: MOS transistor for driving display element, Cij: Input signal storage capacitor, T3ij: MOS transistor for reading drive voltage, T4i:
MOS transistor for column selection, R: pull-up resistor, 4: judgment circuit.
Claims (1)
素は画素を駆動する駆動用トランジスタを持ち、
さらに、駆動信号レベルを外部へ取り出すための
読み出し用トランジスタを有し、単位画素毎に該
画素を構成する回路の電気的テストを可能とした
表示装置に於いて、走査回路の駆動クロツクを固
定し、走査を起動する信号を固定することによ
り、水平方向の走査回路の出力をすべての列につ
いて選択状態とし、一行あるいは二行以上の複数
行の画素の上記駆動用トランジスタの並列回路を
判定回路に接続することにより、上記一行あるい
は二行以上の複数行の画素の上記駆動用トランジ
スタのリーク検知のテストを同時に行なうことを
可能としたことを特徴とする表示装置。1 Unit pixels are arranged in a matrix, each unit pixel has a driving transistor that drives the pixel,
Furthermore, in a display device that has a readout transistor for extracting the drive signal level to the outside and enables electrical testing of the circuit that constitutes the pixel for each unit pixel, the drive clock of the scanning circuit is fixed. By fixing the signal that starts scanning, the output of the horizontal scanning circuit is set to a selected state for all columns, and the parallel circuit of the driving transistors of the pixels in one or more than two rows is used as a judgment circuit. A display device characterized in that, by connecting the pixels, it is possible to simultaneously perform a test for detecting leakage of the driving transistors of the pixels in one or more than two rows.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4575686A JPS62203067A (en) | 1986-02-28 | 1986-02-28 | Display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4575686A JPS62203067A (en) | 1986-02-28 | 1986-02-28 | Display apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62203067A JPS62203067A (en) | 1987-09-07 |
| JPH0567238B2 true JPH0567238B2 (en) | 1993-09-24 |
Family
ID=12728139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4575686A Granted JPS62203067A (en) | 1986-02-28 | 1986-02-28 | Display apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62203067A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1708169A1 (en) | 1995-02-01 | 2006-10-04 | Seiko Epson Corporation | Driving circuit and active matrix substrate and liquid crystal display device including it |
| KR100347558B1 (en) | 1999-07-23 | 2002-08-07 | 닛본 덴기 가부시끼가이샤 | liquid crystal display apparatus and driving method thereof |
| JP2006098639A (en) * | 2004-09-29 | 2006-04-13 | Seiko Epson Corp | Electro-optic device and test method thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5799688A (en) * | 1980-12-11 | 1982-06-21 | Sharp Kk | Display driving circuit |
| JPS58118697A (en) * | 1982-01-08 | 1983-07-14 | 株式会社東芝 | Display panel inspector |
-
1986
- 1986-02-28 JP JP4575686A patent/JPS62203067A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5799688A (en) * | 1980-12-11 | 1982-06-21 | Sharp Kk | Display driving circuit |
| JPS58118697A (en) * | 1982-01-08 | 1983-07-14 | 株式会社東芝 | Display panel inspector |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62203067A (en) | 1987-09-07 |
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