JPH0559584B2 - - Google Patents

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JPH0559584B2
JPH0559584B2 JP58020044A JP2004483A JPH0559584B2 JP H0559584 B2 JPH0559584 B2 JP H0559584B2 JP 58020044 A JP58020044 A JP 58020044A JP 2004483 A JP2004483 A JP 2004483A JP H0559584 B2 JPH0559584 B2 JP H0559584B2
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JP
Japan
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circuit
wiring
signal line
flip
semiconductor integrated
Prior art date
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Application number
JP58020044A
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Japanese (ja)
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JPS59145564A (en
Inventor
Masahiro Watanabe
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0214Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0229Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
    • H01L27/0233Integrated injection logic structures [I2L]

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体集積装置に係り、詳しく述べる
ならば、Integated Injection Logic(以下、IIL
と略記する。)回路等の高集積化素子で構成され
る論理回路が複数配置される半導体集積装置の配
線部構造に関する。
[Detailed Description of the Invention] Industrial Application Field The present invention relates to a semiconductor integrated device.
It is abbreviated as ) The present invention relates to a wiring structure of a semiconductor integrated device in which a plurality of logic circuits constituted by highly integrated elements such as circuits are arranged.

従来例の構成とその問題点 バイポーラ型の高集積化回路としてIIL回路が
ある。IIL回路は低消費電力型の回路としても知
られ、広く用いられている。このIIL回路で構成
される論理回路たとえばフリツプ・フロツプが複
数個接続されて、たとえば、分周回路を構成する
場合には、ほぼ同じパターンが連続して、半導体
基板上に配置せられることとなる。ところで、半
導体集積装置を作る前には、所定の回路図通りに
配線がなされているかを、これから作り込まれよ
うとする半導体集積装置のパターンが描かれた紙
面上等で検査することが不可欠となる。しかし、
本来、高密度に集積化されていることに加えて、
ほぼ同じパターンが複数個配置されたパターン上
では、それぞれの論理回路がどこに配置している
かが即座に把握できないこととなる。特に、論理
回路の入力部、出力部およびリセツト部の配置場
所が、即座につかめないことから、回路図通りに
配設されているかを検査を行う前に、論理回路が
パターニングされた紙面上等に、入力部、出力部
およびリセツト部であることを書き込んでから取
りかかなければならないこととなる。
Conventional configurations and their problems IIL circuits are bipolar highly integrated circuits. IIL circuits are also known as low power consumption circuits and are widely used. When a logic circuit consisting of this IIL circuit, such as a plurality of flip-flops, is connected to form a frequency divider circuit, approximately the same pattern is consecutively placed on a semiconductor substrate. . By the way, before manufacturing a semiconductor integrated device, it is essential to check whether the wiring is done according to the prescribed circuit diagram on a piece of paper on which the pattern of the semiconductor integrated device to be manufactured is drawn. Become. but,
In addition to being inherently highly integrated,
On a pattern in which a plurality of substantially identical patterns are arranged, it is impossible to immediately determine where each logic circuit is arranged. In particular, since it is not immediately possible to determine the placement locations of the input, output, and reset portions of a logic circuit, it is necessary to check the layout of the logic circuit on the paper on which it has been patterned before inspecting whether the logic circuit is placed according to the circuit diagram. In this case, the input section, output section, and reset section must be written before starting work.

また、作り込まれた半導体集積装置において、
回路の一部分を検査したり、不良解析等で配線部
にプローブ(針)を接触させなければならないこ
とがおこりうる。しかし、配線部の面積が小さい
ならば、プローブを接触させることは困難である
こと、さらに、隣接する配線部に接触して、所望
の検査が実行できない不都合が存在する。
In addition, in a built-in semiconductor integrated device,
It may be necessary to bring a probe (needle) into contact with a wiring part when inspecting a part of a circuit or analyzing a defect. However, if the area of the wiring section is small, it is difficult to bring the probe into contact with the probe, and furthermore, there is the problem that the probe may come into contact with an adjacent wiring section, making it impossible to carry out the desired inspection.

発明の目的 本発明は上記の不都合を克服した半導体集積装
置を提供するものである。
OBJECTS OF THE INVENTION The present invention provides a semiconductor integrated device that overcomes the above-mentioned disadvantages.

発明の構成 本発明は、複数のトランジスタを結線して構成
される論理回路が、ほぼ同じパターンで同一の半
導体基板上に複数個連続して配置され、前記複数
個の少なくとも1つの論理回路の出力部は隣接し
た他の論理回路の入力部または他の素子に接続さ
れ、前記入力部または他の素子の接続に用いられ
る配線の幅が、前記複数のトランジスタを結線す
る配線に比べ、みきわめられる程度に幅広い半導
体集積装置である。これによつて、幅広い配線部
は配線の検査時の目印として、また、プローブ接
触領域として用いられる。
Structure of the Invention The present invention provides a plurality of logic circuits configured by connecting a plurality of transistors, in which a plurality of logic circuits are successively arranged in substantially the same pattern on the same semiconductor substrate, and an output of at least one of the plurality of logic circuits is provided. The portion is connected to the input portion of another adjacent logic circuit or other element, and the width of the wiring used to connect the input portion or other element is discernible compared to the wiring connecting the plurality of transistors. It has a wide range of semiconductor integrated devices. As a result, the wide wiring portion can be used as a mark during wiring inspection and as a probe contact area.

実施例の説明 第1図は、論理回路の単位ブロツクを示す。図
中1はフリツプ・フロツプ回路を示し、2はその
入力端子、3は出力端子、そして4はリセツト端
子を示す。
DESCRIPTION OF THE EMBODIMENTS FIG. 1 shows a unit block of a logic circuit. In the figure, 1 indicates a flip-flop circuit, 2 its input terminal, 3 its output terminal, and 4 its reset terminal.

第2図は、第1図のフリツプ・フロツプ回路を
IIL回路で構成した場合の具体回路例を示す。な
お、第2図において、トランジスタ5〜12のベ
ースBには、第3図に示したトランジスタ13の
コレクタ端子15が各別に接続されていることを
理解されたい。さらに第3図のトランジスタ13
のエミツタ端子14は、インジエクタ端子を呼称
され、このインジエクタ端子よりインジエクタ電
流が供給されて、IIL回路が作動せられることも
公知のことである。
Figure 2 shows the flip-flop circuit in Figure 1.
A specific circuit example when configured with an IIL circuit is shown below. It should be understood that in FIG. 2, the collector terminal 15 of the transistor 13 shown in FIG. 3 is connected to the bases B of the transistors 5 to 12, respectively. Furthermore, the transistor 13 in FIG.
It is also well known that the emitter terminal 14 is called an injector terminal, and that an injector current is supplied from this injector terminal to operate the IIL circuit.

第4図は、フリツプ・フロツプ回路が複数個使
用せられた分周回路の一部分を示す。図中16
は、インジエクタ電流供給線、17は入力信号
線、18,21はフリツプ・フロツプ回路、1
9,20はフリツプ・フロツプ回路18の出力信
号線であつて、特に出力信号19は、フリツプ・
フロツプ回路21の入力信号線でもある。22,
23は、フリツプ・フロツプ回路21の出力信号
線である。そして、24はリセツト信号線であ
る。
FIG. 4 shows a portion of a frequency divider circuit in which a plurality of flip-flop circuits are used. 16 in the diagram
is an injector current supply line, 17 is an input signal line, 18 and 21 are flip-flop circuits, 1
Reference numerals 9 and 20 are output signal lines of the flip-flop circuit 18, and in particular, the output signal 19 is the output signal line of the flip-flop circuit 18.
It is also an input signal line for the flop circuit 21. 22,
23 is an output signal line of the flip-flop circuit 21. 24 is a reset signal line.

第5図は、第4図の分周回路を集積化した場合
のパターン図を示す。ここで、第2図および第4
図と同一個所は同一番号を付してある。
FIG. 5 shows a pattern diagram when the frequency dividing circuit of FIG. 4 is integrated. Here, FIGS. 2 and 4
The same parts as in the figure are given the same numbers.

第5図のパターン図から明らかなように、フリ
ツプ・フロツプ回路18の入力信号線17の配線
部および出力信号線19,20の配線部が、トラ
ンジスタ5〜トランジスタ12を接続する内部配
線部よりも幅広く配設されたことが理解できよ
う。ここで、出力信号線19は、フリツプ・フロ
ツプ回路21の入力信号線でもある。また、出力
信号線20は拡散層25、配線部26を介して他
の素子(図示せず)に接続されている。フリツ
プ・フロツプ回路21は、フリツプ・フロツプ回
路18とほぼ同じパターンで、かつ、その隣に連
続して形成される。フリツプ・フロツプ回路21
の出力信号線22は、その隣に形成した論理回路
(トランジスタの一部を無符号で図示)の入力信
号線でもある。出力信号線23は、拡散層25、
配線部26を介して他の素子(図示せず)に接続
される。
As is clear from the pattern diagram in FIG. It can be seen that they are widely distributed. Here, the output signal line 19 is also an input signal line of the flip-flop circuit 21. Further, the output signal line 20 is connected to other elements (not shown) via a diffusion layer 25 and a wiring section 26. The flip-flop circuit 21 is formed in substantially the same pattern as the flip-flop circuit 18 and continuously adjacent thereto. Flip-flop circuit 21
The output signal line 22 is also an input signal line of a logic circuit (a portion of the transistor is shown without reference numerals) formed next to it. The output signal line 23 includes a diffusion layer 25,
It is connected to other elements (not shown) via the wiring section 26.

本実施例では入力部および出力部の両方を幅広
く形成したが、どちらか一方だけでも本発明の目
的は達成される。たとえば、出力信号線20のみ
を幅広くするだけでもよい。
In this embodiment, both the input section and the output section are formed to have a wide range, but the object of the present invention can be achieved even if only one of them is used. For example, only the output signal line 20 may be made wider.

なお、第5図のパターン図において点線で示さ
れた矩形部は、第2図のトランジスタ5〜12を
示し、その中の□×印を付した個所は、それぞれの
トランジスタのベース窓開部を示す。また、正方
形の斜線部は上記トランジスタのコレクタ領域の
窓開部を示す。なお、27は、インジエクタ領域
の窓開部である。
In addition, the rectangular portions indicated by dotted lines in the pattern diagram of FIG. 5 indicate the transistors 5 to 12 of FIG. show. Furthermore, the square hatched area indicates a window opening in the collector region of the transistor. Note that 27 is a window opening in the injector area.

ところで、第2図のトランジスタ5〜トランジ
スタ12のエミツタは、接地されているのに対
し、第5図においては、前記トランジスタのエミ
ツタの配線状態が示されていないが、これは、ト
ランジスタ5〜トランジスタ12はすべてNPN
トランジスタであつて、かつ、エミツタはN型の
領域であることから、共通エミツタN型領域(エ
ピタキシヤル層)を形成し、このN型領域の一部
分を接地させる方法がとられていることはよく知
られたところである。
By the way, the emitters of transistors 5 to 12 in FIG. 2 are grounded, whereas the wiring state of the emitters of the transistors is not shown in FIG. All 12 are NPN
Since it is a transistor and the emitter is an N-type region, it is common to form a common emitter N-type region (epitaxial layer) and ground a part of this N-type region. It is known.

発明の効果 以上に述べたように、本発明の半導体集積装置
は、ほぼ同一のパターンを有する論理回路が複数
個接続された際に、前記論理回路の入力部および
出力部の少なくとも一方の配線部が前記論理回路
を構成する内部配線部よりも幅広く配設されるこ
とから、集積化する前に行う配線検査の目印とな
つて、配線検査の迅速化がもたらされる。
Effects of the Invention As described above, in the semiconductor integrated device of the present invention, when a plurality of logic circuits having substantially the same pattern are connected, the wiring section of at least one of the input section and the output section of the logic circuit Since it is disposed wider than the internal wiring portion constituting the logic circuit, it serves as a mark for wiring inspection performed before integration, resulting in faster wiring inspection.

さらに、作り込まれた半導体集積装置の一部を
検査する場合や不良解析時には、プローブ(針)
の接触領域として有効に用いられ、その利用価値
は大きい。
Furthermore, when inspecting a part of a built-in semiconductor integrated device or during failure analysis, a probe (needle) is used.
It is effectively used as a contact area, and its utility value is great.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は、リセツト端子付のフリツプ・フロツ
プ回路のブロツク図、第2図は、IIL回路で構成
した第1図の具体回路図、第3図は、IIL回路の
インジエクタ電流供給トランジスタ、第4図は、
分周回路の一部分を示す図、第5図は、第4図の
分周回路を本発明の半導体集積装置で構成した一
実施例を示す。 1,18,21……フリツプ・フロツプ回路、
2……入力端子、3……出力端子、4……リセツ
ト端子、5〜12……トランジスタ、13……イ
ンジエクタ電流供給トランジスタ、14……イン
ジエクタ端子、15……コレクタ端子、16……
インジエクタ電流供給線、17……入力信号線、
19,20,22,23……出力信号線、24…
…リセツト信号線。
Fig. 1 is a block diagram of a flip-flop circuit with a reset terminal, Fig. 2 is a specific circuit diagram of Fig. 1 configured with an IIL circuit, and Fig. 3 shows an injector current supply transistor of the IIL circuit, The diagram is
FIG. 5, which is a diagram showing a part of the frequency dividing circuit, shows an embodiment in which the frequency dividing circuit of FIG. 4 is constructed using the semiconductor integrated device of the present invention. 1, 18, 21... flip-flop circuit,
2...Input terminal, 3...Output terminal, 4...Reset terminal, 5-12...Transistor, 13...Injector current supply transistor, 14...Injector terminal, 15...Collector terminal, 16...
Injector current supply line, 17... input signal line,
19, 20, 22, 23...output signal line, 24...
...Reset signal line.

Claims (1)

【特許請求の範囲】[Claims] 1 複数のトランジスタを結線して構成された論
理回路が、ほぼ同じパターンで同一の半導体基板
上に複数個連続して配置され、前記複数個の少な
くとも1つの論理回路の出力部は隣接した他の論
理回路の入力部または他の素子に接続され、前記
入力部または他の素子の接続に用いられる配線の
幅が、前記複数のトランジスタを結線する配線に
比べ、みきわめられる程度に幅広いことを特徴と
する半導体集積装置。
1. A plurality of logic circuits configured by connecting a plurality of transistors are consecutively arranged on the same semiconductor substrate in substantially the same pattern, and the output part of at least one of the plurality of logic circuits is connected to another adjacent logic circuit. The width of the wiring connected to the input part or other element of the logic circuit and used for connecting the input part or other element is so wide as to be discernible compared to the wiring connecting the plurality of transistors. semiconductor integrated devices.
JP58020044A 1983-02-09 1983-02-09 Semiconductor integrated device Granted JPS59145564A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58020044A JPS59145564A (en) 1983-02-09 1983-02-09 Semiconductor integrated device

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JPS59145564A JPS59145564A (en) 1984-08-21
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Publication number Priority date Publication date Assignee Title
JP2587924B2 (en) * 1986-10-11 1997-03-05 日本電信電話株式会社 Thin film forming equipment

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Publication number Priority date Publication date Assignee Title
JPS492872A (en) * 1972-04-22 1974-01-11
JPS57111045A (en) * 1980-12-26 1982-07-10 Fujitsu Ltd Laying out method for integrated circuit cell

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