JPH0559520B2 - - Google Patents
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Description
【発明の詳細な説明】
〔概要〕
ＰチヤネルトランジスタとＮチヤネルトランジ
スタを用いたことを特徴とするテストモード判定
回路。[Detailed Description of the Invention] [Summary] A test mode determination circuit characterized by using a P channel transistor and an N channel transistor.
本発明は電圧判定回路、特に半導体記憶装置の
テストモード判定回路に関する。
The present invention relates to a voltage determination circuit, and particularly to a test mode determination circuit for a semiconductor memory device.
1MのDRAMにはテスト端子があり、このテス
ト端子に電源Vccより高い電圧VTEを加えるとチ
ツプはテストモードになり、テスト時間短縮を実
現するものがある。即ちDRAMチツプが製作完
了すると書込み／読取りなどのテストを行ない、
良品か否かチエツクするが、書込み／読取りは１
ビツトずつ行なうので大容量になると時間がかゝ
る。そこでテストモードを設けてこのモードでは
複数ビツト同時書込み／読出しを行ない、時間短
縮を図つている。この種のDRAMでは、テスト
端子の電圧がテストモードとなるに十分のもので
あるか否か（Vccより所定値以上高い電圧である
か否か）判定する回路が設けられている。従来の
この種回路の例を第２図に示す。
1M DRAM has a test terminal, and when a voltage VTE higher than the power supply Vcc is applied to this test terminal, the chip goes into test mode, which can shorten test time. In other words, once the DRAM chip has been manufactured, it is tested for writing/reading, etc.
Checks whether it is a good product or not, but writing/reading is 1
Since data is processed bit by bit, it takes time for large volumes. Therefore, a test mode is provided in which simultaneous writing/reading of multiple bits is performed in an attempt to shorten the time. This type of DRAM is provided with a circuit that determines whether the voltage at the test terminal is sufficient to enter the test mode (whether the voltage is higher than Vcc by a predetermined value or more). An example of a conventional circuit of this type is shown in FIG.
この図で１０はテスト端子、Tr1〜Trmはゲー
トをドレインへ接続したＮチヤネルMOSトラン
ジスタ、TrLはゲートを電源Vccへ接続したＮチ
ヤネルMOSトランジスタで、これらのトランジ
スタTr1〜Trm、TrLは直列にしてテスト端子１
０とグランドVss間に接続し、トランジスタTrm
とTrLの接続点Ｐにインバータ１２の入力端を接
続し、該インバータの出力を判定出力とする。
テスト端子１０にテスト電圧VTEが加えられない
状態ではトランジスタTr1〜Trmはオフ、トラン
ジスタTrLがオンであるから点Ｐは電位はＬ（ロ
ー）レベル、インバータ１２の出力はＨ（ハイ）
レベルであり、これはノーマルモードを指示す
る。端子１０に電源Vccより高いテスト電圧VTE
が印加されると、トランジスタTr1〜Trmはオン
となるがそれぞれ閾値Vthだけ電圧降下を生じる
から点Ｐの電位はVTE−mVthになり、インバー
タ１２はこれをＨレベルと判定して（そのように
トランジスタTr1〜Trmの個数およびインバータ
のＨ，Ｌ判定閾値を定める）出力をＬレベルに
する。これはテストモードを指示する。なお端子
１０にVTEが印加されたときもトランジスタTrL
オンであるが、TrLのgmは小さいのでノードＰ
の電位はVTE−mVthになる。図示の如く接続さ
れたトランジスタTr1〜Trmはダイオードと等価
で、一定電圧（mVth）降下素子として機能す
る。 In this figure, 10 is a test terminal, Tr 1 to Trm are N-channel MOS transistors whose gates are connected to the drains, Tr L is N-channel MOS transistors whose gates are connected to the power supply Vcc, and these transistors Tr 1 to Trm, Tr L are connected in series to test terminal 1.
0 and ground Vss, and connect the transistor Trm
The input end of an inverter 12 is connected to the connection point P between and Tr L , and the output of the inverter is used as the judgment output.
When the test voltage V TE is not applied to the test terminal 10, the transistors Tr 1 to Trm are off and the transistor Tr L is on, so the potential at point P is L (low) level and the output of the inverter 12 is H (high).
level, which indicates normal mode. Test voltage V TE higher than power supply Vcc at terminal 10
When is applied, transistors Tr 1 to Trm turn on, but each causes a voltage drop by the threshold value Vth, so the potential at point P becomes V TE −mVth, and the inverter 12 determines this to be an H level (its (Determine the number of transistors Tr 1 to Trm and the H/L determination threshold of the inverter as follows) Set the output to L level. This indicates test mode. Note that when V TE is applied to terminal 10, the transistor Tr L
is on, but gm of Tr L is small, so node P
The potential of becomes V TE −mVth. The transistors Tr 1 to Trm connected as shown are equivalent to diodes and function as constant voltage (mVth) drop elements.
テスト端子に加えられた電圧VTEがテストモー
ドになるに十分な電圧であるか否かを判定するに
は、該電圧VTEが電源Vccより余裕αだけ高い必
要があり、そして該αは第３図に示すようにVcc
が変つても一定であることが望ましい。しかし第
２図の回路では第４図に示すようにVccが低電圧
である範囲でαが大になる傾向があり、α＝一定
の要求は満足されない。電源Vccは通常動作中は
5V一定に保たれ、許容変動幅は僅かなものであ
るが、テストモードではVccを大幅に変えること
がある。この状態でもαが一定であることが望ま
れる。
To determine whether the voltage V TE applied to the test terminal is sufficient to enter the test mode, the voltage V TE must be higher than the power supply Vcc by a margin α, and the α As shown in Figure 3, Vcc
It is desirable that the value remain constant even if the value changes. However, in the circuit of FIG. 2, as shown in FIG. 4, α tends to become large in a range where Vcc is a low voltage, and the requirement that α=constant is not satisfied. During normal operation, the power supply Vcc is
Although it is kept constant at 5V and the allowable fluctuation range is small, Vcc may change significantly in test mode. It is desirable that α remains constant even in this state.
また第２図の回路ではトランジスタTr1〜Trm
はVthの値により10個以上で構成される場合もあ
り、大きな面積を必要とする。またVTEがテスト
モードでない電位である場合の本回路の消費電流
やテスト端子に流れる電流が問題になる。即ち端
子１０にテスト電圧VTEが加えられないフローテ
イングの状態では不安定で、何らかの理由で端子
１０に雑音電圧が入ると該端子より電流が流入
し、場合によつてはインバータ出力が反転するこ
とがある。 Furthermore, in the circuit of Fig. 2, the transistors Tr 1 to Trm
may consist of 10 or more depending on the value of Vth, requiring a large area. Also, when V TE is at a potential that is not in test mode, the current consumption of this circuit and the current flowing to the test terminal become a problem. In other words, it is unstable in a floating state where the test voltage V TE is not applied to terminal 10, and if a noise voltage enters terminal 10 for some reason, current will flow from that terminal, and in some cases, the inverter output will be reversed. Sometimes.
本発明は電源電圧Vccに対し一定の余裕αを持
ち、また誤動作を起し難くかつ消費電流が少ない
テストモード判定回路を提供しようとするもので
ある。 The present invention aims to provide a test mode determination circuit that has a certain margin α with respect to the power supply voltage Vcc, is less likely to malfunction, and consumes less current.
本発明の半導体記憶装置は、一定の電圧降下素
子Tr1〜TrnとＰチヤネルトランジスタTrpとＮ
チヤネルトランジスタTrLを直列にして検出すべ
き電圧が印加される入力端子１０とグランド
（Vss）間に接続し、Ｐチヤネル、Ｎチヤネル各
トランジスタのゲートは電源（Vcc）へ接続し、
さらに一定電圧降下素子とＰチヤネルトランジス
タとの接続点(Q)と電源（Vcc）との間に単方向導
通素子TrNを接続し、且つ該接続点(Q)をＰチヤネ
ルトランジスタが形成されるウエルへ接続して、
該接続点(Q)の電位が、電源電圧（Vcc）から閾値
電圧（Vth）を引いた値（Vcc−Vth）を下限と
して、前記入力端子に印加される電圧（VTE）が
電源電圧（Vcc）を超えているときはその値にし
たがつて変動するように構成し、Ｐチヤネルトラ
ンジスタとＮチヤネルトランジスタの接続点(P)ヘ
インバータ１２を接続して該インバータより電圧
判定出力を取出すことを特徴とする。
The semiconductor memory device of the present invention includes constant voltage drop elements Tr 1 to Trn and P channel transistors Trp and N
The channel transistors Tr L are connected in series between the input terminal 10 to which the voltage to be detected is applied and the ground (Vss), and the gates of the P channel and N channel transistors are connected to the power supply (Vcc).
Further, a unidirectional conduction element Tr N is connected between the connection point (Q) between the constant voltage drop element and the P-channel transistor and the power supply (Vcc), and the P-channel transistor is formed at the connection point (Q). Connect to the well,
The potential of the connection point (Q) is set to the value (Vcc - Vth) obtained by subtracting the threshold voltage (Vth) from the power supply voltage (Vcc), and the voltage (V TE ) applied to the input terminal is equal to the power supply voltage ( Vcc), the voltage is changed according to the value, and the connection point (P) of the P channel transistor and the N channel transistor is connected to the inverter 12, and the voltage judgment output is taken out from the inverter. It is characterized by
このテストモード判定回路ではテスト電圧を、
電源Vccの電圧が変つても常に電源Vccに対し一
定値だけ高い値とすることができ、また誤動作、
ラツチアツプなどの恐れがなく確実なテストモー
ド判定出力を出すことができる。
In this test mode determination circuit, the test voltage is
Even if the voltage of the power supply Vcc changes, it can always be set to a constant value higher than the power supply Vcc, and it also prevents malfunctions and
It is possible to output a reliable test mode judgment without fear of latch-up.
第１図に本発明の実施例を示す。Tr1〜Trnは
ゲートをドレインに接続したｎ個のＮチヤネル
MOSトランジスタ、Trpはゲートを電源Vccへ
接続したＰチヤネルMOSトランジスタ、TrLは
ゲートを電源Vccへ接続したＮチヤネルMOSト
ランジスタで、これらは直列にしてテスト端子１
０とグランドVss間に接続される。またTrNはゲ
ートをドレインと共に電源Vccへ接続したＮチヤ
ネルMOSトランジスタで（本例では単方向導通
素子として働らく）、ソースはトランジスタTrn
とTrpの接続点Ｑへ接続される。Ｎチヤネルトラ
ンジスタTr1〜Trn等はＰ型半導体基板に形成さ
れるが、ＰチヤネルトランジスタTrpは該基板に
形成したＮ型ウエル内に形成され、そして該ウエ
ルは接続点Ｑへ接続される。そしてトランジスタ
TrpとTrLの接続点Ｑにインバータ１２の入力端
が接続され、該インバータの出力が本回路の出
力になる。
FIG. 1 shows an embodiment of the present invention. Tr 1 to Trn are n N channels with gates connected to drains.
MOS transistor, Trp is a P-channel MOS transistor whose gate is connected to the power supply Vcc, Tr L is an N-channel MOS transistor whose gate is connected to the power supply Vcc, and these are connected in series to the test terminal 1.
Connected between 0 and ground Vss. Tr N is an N-channel MOS transistor whose gate and drain are connected to the power supply Vcc (in this example, it works as a unidirectional conduction element), and whose source is the transistor Trn
and Trp are connected to the connection point Q. The N-channel transistors Tr 1 to Trn, etc. are formed on a P-type semiconductor substrate, and the P-channel transistor Trp is formed in an N-type well formed on the substrate, and the well is connected to the connection point Q. and transistor
The input terminal of an inverter 12 is connected to the connection point Q between Trp and Tr L , and the output of the inverter becomes the output of this circuit.
テスト端子１０にテスト電圧VTEを加えない状
態ではトランジスタTrLはオン、Trpはオフで点
ＰはＬレベル、従つて出力はＨレベルで、これ
はノーマルモードを示す。またこの状態ではテス
ト端子１０より流れ込む電流iTは０、またトラン
ジスタTrNを通つてノードＱへ流入する電流iNも
０である。Vccを一定としてVTEを上げて行くと
VTE−nVth＝Vcc＋Vthpとなつた時点で、即ち
Ｑ点電位がゲート電圧のVccよりトランジスタ
Trpの閾値電圧Vthpだけ高くなつた時点でトラ
ンジスタTrpはオンになり、ノードＰはＨレベ
ル、出力はＬレベルとなる。これはテストモー
ドであることを示す。この時流れる電流iTはトラ
ンジスタTrLにより制限される。 When the test voltage V TE is not applied to the test terminal 10, the transistor Tr L is on, Trp is off, the point P is at the L level, and therefore the output is at the H level, which indicates the normal mode. Further, in this state, the current i T flowing from the test terminal 10 is 0, and the current i N flowing into the node Q through the transistor Tr N is also 0. When V TE is increased with Vcc constant,
At the point when V TE −nVth=Vcc+Vthp, that is, the potential of the Q point is lower than the gate voltage Vcc of the transistor.
When the threshold voltage Vthp of Trp becomes higher, the transistor Trp is turned on, the node P becomes H level, and the output becomes L level. This indicates test mode. The current i T flowing at this time is limited by the transistor Tr L.
この回路ではα＝nVth＋Vthpで一定であり、
第３図の理想的な状態が得られる。またテスト端
子１０がフローテイングであつてもトランジスタ
TrNにより、ノードＱはVcc−Vthに保たれ、ト
ランジスタTrpはオフであるから誤動作は起きな
い。またＰチヤネルトランジスタTrpを形成する
ウエルはノードＱへ接続してTrpのソースと同電
位にしてあるのでＱ点電位がVcc以上に上るとき
発生するTrpのソースからウエルへの電流流出お
よびラツチアツプを避けることができる。 In this circuit, α=nVth+Vthp is constant,
The ideal state shown in FIG. 3 is obtained. Also, even if the test terminal 10 is floating, the transistor
Node Q is maintained at Vcc-Vth by Tr N , and transistor Trp is off, so no malfunction occurs. In addition, the well that forms the P-channel transistor Trp is connected to the node Q and has the same potential as the source of Trp, thereby avoiding current outflow from the source of Trp to the well and latch-up that occurs when the Q point potential rises above Vcc. be able to.
第５図はテストモード時のVcc対VTE及びiTの
特性を示す。また第６図はVccを一定にしてVTE
を上げて行つた場合のノードＰ，Ｑの電位及び出
力を示す。ノードＱの電位の下限はVcc−Vth
であり、VTEがVcc−Vth＋α′以上に増大すると
（α′＝nVth）、ノードＱの電位は該VTEと共に増大
する。そしてＱ点電位がVcc＋Vthp以上になる
とトランジスタTrpはオンになり、ノードＰはＨ
レベル、出力はＬレベルになる。 FIG. 5 shows the characteristics of Vcc versus VTE and iT in the test mode. Figure 6 also shows V TE with Vcc constant.
The potentials and outputs of nodes P and Q are shown when the voltage is increased. The lower limit of the potential of node Q is Vcc−Vth
When V TE increases beyond Vcc-Vth+α'(α'=nVth), the potential at node Q increases together with V TE . Then, when the potential at the Q point exceeds Vcc+Vthp, the transistor Trp turns on, and the node P goes high.
The level and output become L level.
以上説明したように本発明によればテスト電圧
を、電源Vccの電圧が変つても常に一定値だけ高
い値とすることができ、また誤動作、ラツチアツ
プなどの恐れがなく確実なテストモード判定出力
を出すことができる回路を提供できる。
As explained above, according to the present invention, the test voltage can always be set to a higher value by a certain value even if the voltage of the power supply Vcc changes, and it is possible to provide a reliable test mode judgment output without fear of malfunction or latch-up. We can provide circuits that can generate
第１図は本発明の実施例を示す回路図、第２図
は従来例を示す回路図、第３図〜第６図は動作説
明用の特性図である。
第１図でTr1〜Trnは一定電圧降下素子、Trp
はＰチヤネルトランジスタ、TrLはＮチヤネルト
ランジスタ、TrNは単方向導通素子である。
FIG. 1 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is a circuit diagram showing a conventional example, and FIGS. 3 to 6 are characteristic diagrams for explaining operation. In Figure 1, Tr 1 to Trn are constant voltage drop elements, Trp
is a P-channel transistor, Tr L is an N-channel transistor, and Tr N is a unidirectional conduction element.
Claims (1)
トランジスタTrpとＮチヤネルトランジスタTrL
を直列にして検出すべき電圧が印加される入力端
子１０とグランド（Vss）間に接続し、 Ｐチヤネル、Ｎチヤネル各トランジスタのゲー
トは電源（Vcc）へ接続し、さらに一定電圧降下
素子とＰチヤネルトランジスタとの接続点(Q)と電
源（Vcc）との間に単方向導通素子TrNを接続
し、且つ該接続点(Q)をＰチヤネルトランジスタが
形成されるウエルへ接続して、該接続点(Q)の電位
が、電源電圧（Vcc）から閾値電圧（Vth）を引
いた値（Vcc−Vth）を下限として、前記入力端
子に印加される電圧（VTE）が電源電圧（Vcc）
を超えているときはその値にしたがつて変動する
ように構成し、 ＰチヤネルトランジスタとＮチヤネルトランジ
スタの接続点(P)ヘインバータ１２を接続して該イ
ンバータより電圧判定出力を取出すことを特徴と
する電圧判定回路。[Claims] 1 Constant voltage drop elements Tr 1 to Trn, P channel transistor Trp, and N channel transistor Tr L
are connected in series between the input terminal 10 to which the voltage to be detected is applied and the ground (Vss), the gates of the P channel and N channel transistors are connected to the power supply (Vcc), and further connected to the constant voltage drop element and the P channel. A unidirectional conduction element Tr N is connected between the connection point (Q) with the channel transistor and the power supply (Vcc), and the connection point (Q) is connected to the well where the P channel transistor is formed. When the potential of the connection point (Q) is set to the value (Vcc - Vth) obtained by subtracting the threshold voltage (Vth) from the power supply voltage (Vcc), the voltage (V TE ) applied to the input terminal is equal to )
When the voltage exceeds the value, the voltage is changed according to the value, and a voltage judgment output is obtained from the inverter by connecting an inverter 12 at the connection point (P) between the P channel transistor and the N channel transistor. voltage determination circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61249850A JPS63104300A (en) | 1986-10-21 | 1986-10-21 | Voltage decision circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61249850A JPS63104300A (en) | 1986-10-21 | 1986-10-21 | Voltage decision circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63104300A JPS63104300A (en) | 1988-05-09 |
| JPH0559520B2 true JPH0559520B2 (en) | 1993-08-31 |
Family
ID=17199112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61249850A Granted JPS63104300A (en) | 1986-10-21 | 1986-10-21 | Voltage decision circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63104300A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950001293B1 (en) * | 1992-04-22 | 1995-02-15 | 삼성전자주식회사 | Parallel test circuit of semiconductor memory chip |
| JP2003132674A (en) | 2001-10-26 | 2003-05-09 | Mitsubishi Electric Corp | Semiconductor memory |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS59107493A (en) * | 1982-12-09 | 1984-06-21 | Ricoh Co Ltd | Eprom memory device with test circuit |
| JPS6020396A (en) * | 1983-07-15 | 1985-02-01 | Hitachi Ltd | Signal input circuit |
| JPS60124124A (en) * | 1983-12-08 | 1985-07-03 | Nec Corp | Input circuit |
-
1986
- 1986-10-21 JP JP61249850A patent/JPS63104300A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107493A (en) * | 1982-12-09 | 1984-06-21 | Ricoh Co Ltd | Eprom memory device with test circuit |
| JPS6020396A (en) * | 1983-07-15 | 1985-02-01 | Hitachi Ltd | Signal input circuit |
| JPS60124124A (en) * | 1983-12-08 | 1985-07-03 | Nec Corp | Input circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63104300A (en) | 1988-05-09 |
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