JPH0558300B2 - - Google Patents
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- JPH0558300B2 JPH0558300B2 JP60010681A JP1068185A JPH0558300B2 JP H0558300 B2 JPH0558300 B2 JP H0558300B2 JP 60010681 A JP60010681 A JP 60010681A JP 1068185 A JP1068185 A JP 1068185A JP H0558300 B2 JPH0558300 B2 JP H0558300B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/14—Monitoring arrangements
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、伝送路から受信したフレームパルス
列によつてフレーム同期を確立するフレーム同期
回路を試験するためのフレーム同期回路の試験パ
ターン発生回路に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a test pattern generation circuit for a frame synchronization circuit for testing a frame synchronization circuit that establishes frame synchronization using a frame pulse train received from a transmission path.
発明の概要
本発明は、前方ｍ段後方ｎ段保護のフレーム同
期回路を試験するために、フレームパルス発生器
の出力する一定周期のフレームパルス列を可変分
周器によつて分周し、分周出力ごとに前記フレー
ムパルス列を１ビツトずつ遅延させた試験パター
ンを発生するよう構成し、前記可変分周器の分周
比の設定によつて任意の保護段数のフレーム同期
回路を試験できるようにしたものである。SUMMARY OF THE INVENTION In order to test a frame synchronization circuit for protecting m front stages and n rear stages, the present invention divides a frame pulse train of a constant period output from a frame pulse generator using a variable frequency divider. The circuit is configured to generate a test pattern in which the frame pulse train is delayed by one bit for each output, and a frame synchronization circuit with an arbitrary number of protection stages can be tested by setting the division ratio of the variable frequency divider. It is something.
従来技術
同期式通信方式において、受信したフレームパ
ルス列から安定したフレーム同期信号を得る方法
として、前方ｍ段、後方ｎ段保護のフレーム同期
回路が使用されている。これは、ｎ個連続してフ
レームパルスを検出することによつてフレーム同
期を確立し、フレームパルスがｍ個連続して検出
されないときに同期外れ信号を出力するものであ
る。Prior Art In a synchronous communication system, a frame synchronization circuit with m forward stages and n backward stages protection is used as a method of obtaining a stable frame synchronization signal from a received frame pulse train. This establishes frame synchronization by detecting n consecutive frame pulses, and outputs an out-of-synchronization signal when m consecutive frame pulses are not detected.
ところで、上述のフレーム同期回路を試験する
ための有効な方法が未だ確立されていないため、
保守点検によつて正常な動作を確認することが困
難であつた。 By the way, since an effective method for testing the above-mentioned frame synchronization circuit has not yet been established,
It was difficult to confirm normal operation through maintenance inspection.
第３図Ａに示すように、フレームパルスFPを
一定周期でｎ個送出して同期確立後、ｍ個分のフ
レームパルスを欠除させた後に再びフレームパル
スをｎ個送出し、又ｍ個分欠除させるような試験
パターンを用いることにより、同図Ｂに示すよう
なフレーム同期特性が得られることを確認するこ
とが考えられるが、この方法では、ｍおよび又は
ｎを変化させることができず、ｍとｎのとり方に
応じて、パターン発生器を用意する必要がある。
また、同期外れ直後に（例えば１ビツト遅れで）、
新たなフレームパルスが到来したときの応答を試
験することができない。 As shown in Figure 3A, after synchronization is established by sending out n frame pulses FP at a constant period, n frame pulses are sent out again after m frame pulses are deleted, and m frame pulses are sent out again. It may be possible to confirm that frame synchronization characteristics as shown in Figure B are obtained by using a test pattern that causes deletion, but with this method, it is not possible to change m and/or n. It is necessary to prepare a pattern generator depending on how to take , m and n.
Also, immediately after losing synchronization (for example, with a 1-bit delay),
It is not possible to test the response when a new frame pulse arrives.
発明が解決しようとする問題点
本発明は、フレームパルス発生器の出力するフ
レームパルス列を可変分周器で分周し、分周出力
ごとにフレームパルス列を１ビツトずつ遅延させ
た試験パターンを発生するようにして、上記可変
分周器の分周比の設定によつて前方ｍ段後方ｎ段
保護のフレーム同期回路の任意のｍ，ｎ値に対応
した試験パターンを発生することができるように
したものである。Problems to be Solved by the Invention The present invention divides the frequency of a frame pulse train output from a frame pulse generator using a variable frequency divider, and generates a test pattern in which the frame pulse train is delayed by one bit for each divided output. In this way, by setting the frequency division ratio of the variable frequency divider, it is possible to generate a test pattern corresponding to arbitrary m and n values of the frame synchronization circuit for protection of m front stages and n rear stages. It is something.
発明の構成
本発明のフレーム同期回路の試験パターン発生
回路は、ビツトクロツクをカウントして一定周期
のフレームパルスを発生するフレームパルス発生
器と、該フレームパルス発生器の出力するフレー
ムパルス列を分周する可変分周器とを備えて、該
可変分周器の分周出力ごとに前記フレームパルス
発生器の出力するフレームパルス列を１ビツトず
つ遅延させることを特徴とする。Structure of the Invention The test pattern generation circuit for the frame synchronization circuit of the present invention includes a frame pulse generator that counts bit clocks and generates frame pulses of a constant period, and a variable frequency generator that divides the frequency of the frame pulse train output from the frame pulse generator. The frame pulse train outputted from the frame pulse generator is delayed by one bit for each divided output of the variable frequency divider.
発明の実施例
次に、本発明について、図面を参照して詳細に
説明する。Embodiments of the Invention Next, the present invention will be described in detail with reference to the drawings.
第１図は、本発明の一実施例を示すブロツク図
である。すなわち、ビツトクロツク３をカウント
して一定周期のフレームパルス列を発生するフレ
ームパルス発生器１と、フレームパルス発生器１
の出力を分周する可変分周器２とから構成され、
フレームパルス発生器１は、可変分周器２から分
周出力５が入力されたときビツトクロツク３のカ
ウントを１個停止することにより出力パルスを１
ビツト分遅延させる。可変分周器２の分周比は、
前方ｍ段後方ｎ段保護のフレーム同期回路に対し
ては、（ｍ＋ｎ−１）に設定する。 FIG. 1 is a block diagram showing one embodiment of the present invention. That is, a frame pulse generator 1 that counts the bit clock 3 and generates a frame pulse train of a constant period;
It consists of a variable frequency divider 2 that divides the output of
The frame pulse generator 1 generates one output pulse by stopping the count of the bit clock 3 by one when the frequency division output 5 is input from the variable frequency divider 2.
Delay by bits. The frequency division ratio of variable frequency divider 2 is
For a frame synchronization circuit that protects m front stages and n rear stages, it is set to (m+n-1).
フレームパルス発生器１からフレームパルス４
が（ｍ＋ｎ−１）個出力されるごとにフレームパ
ルス４が１ビツト遅延されるから、フレームパル
ス４は第２図Ａに示すようなパルス列となる。す
なわち、一定周期Ｔのフレームパルス列の点で
分周出力５が出力されると、その次のフレームパ
ルス４は１ビツト分遅延して出力される。従つ
て、点からは１周期間Ｔより１ビツト遅れた時
点から一定周期Ｔで（ｍ＋ｎ−１）個のフレーム
パルス４が出力される。（ｍ＋ｎ−１）個のフレ
ームパルス４が可変分周器２でカウントされると
再び分周出力５が出力され、フレームパルス列は
さらに１ビツト分遅延する。すなわち、一定周期
のフレームパルスが（ｍ＋ｎ−１）個出力される
ごとに１ビツトずつ遅延されるフレームパルス列
である。 Frame pulse generator 1 to frame pulse 4
Since the frame pulse 4 is delayed by 1 bit every time (m+n-1) outputs, the frame pulse 4 becomes a pulse train as shown in FIG. 2A. That is, when the frequency-divided output 5 is output at a point in the frame pulse train having a constant period T, the next frame pulse 4 is output with a delay of one bit. Therefore, (m+n-1) frame pulses 4 are output at a constant period T from a time point delayed by one bit from one cycle period T. When (m+n-1) frame pulses 4 are counted by the variable frequency divider 2, the frequency division output 5 is outputted again, and the frame pulse train is further delayed by one bit. That is, this is a frame pulse train that is delayed by one bit every time (m+n-1) frame pulses of a constant period are output.
上述のフレームパルス列を前方ｍ段後方ｎ段保
護のフレーム同期回路に入力させると第２図Ｂに
示すように、時刻で同期が確立する。点から
後の周期間隔Ｔごとの時刻，，ではフレー
ムパルス４が検出されないため、連続してｍ個の
フレームパルスが検出されず時刻で同期外れと
なる（同図Ｂ）。そして、時刻より１ビツト遅
れた時刻でｍ番目のフレームパルス４が検出さ
れ、以後一定周期Ｔごとの時刻，でフレーム
パルスが検出される。時刻でｎ個のフレームパ
ルスが連続して検出された時点で同期が確立され
る（同図Ｂ）。そして、同図Ａに示すように、再
びフレームパルス列が１ビツト遅延されるから、
その後のｍ周期間は時刻から周期Ｔ間隔の時刻
，，ではフレームパルス４が検出されず
（同図Ａ参照）、フレームパルス４が連続してｍ回
検出されない時点で再び同期外れとなる（同図
Ｂ）。以後同様にして、ｍフレーム周期（この間
のフレームパルス４の個数は（ｍ−１）個であ
る）ごとに同期外れが検出され、その後のｎ個の
フレームパルスで同期が確立されるという動作を
確認することができる。すなわち、前方ｍ段後方
ｎ段保護のフレーム同期回路を最も早い繰返し動
作で試験することができる。また、フレーム同期
回路が同期外れ検出直後に入力されたフレームパ
ルスを検出できないようなときは、第２図Ｂの応
答特性が乱れることによつて検出することが可能
である。この例を第４図によつて説明する。ｍ＝
４，ｎ＝２の場合、正常同期の場合は第４図ｂの
ように１ビツト遅れのフレームパルスが４個目で
同期外れとなり、５個目で同期確立となる。しか
し、第４個目のフレームパルスを検出できない場
合は、次の１ビツト遅れのフレームパルスの２個
目で同期確立となる。このように、正常同期パタ
ーンが崩れることによつて同期外れ直後のフレー
ムパルスを検出できなかつたことが分かる。 When the above-mentioned frame pulse train is inputted to a frame synchronization circuit with protection for m front stages and n rear stages, time synchronization is established as shown in FIG. 2B. Since frame pulse 4 is not detected at time intervals T after the point, m frame pulses are not detected in succession, resulting in an out-of-synchronization at the time points (B in the same figure). Then, the m-th frame pulse 4 is detected at a time one bit later than the time, and thereafter frame pulses are detected at every fixed period T. Synchronization is established when n frame pulses are consecutively detected at time (B in the same figure). Then, as shown in Figure A, the frame pulse train is delayed by 1 bit again, so
During the subsequent m cycle period, frame pulse 4 is not detected at period T intervals from the time (see A of the same figure), and when frame pulse 4 is not detected m consecutive times, the synchronization is lost again (see A of the same figure). Figure B). Thereafter, in the same manner, out-of-synchronization is detected every m frame periods (the number of frame pulses 4 during this period is (m-1)), and synchronization is established with the subsequent n frame pulses. It can be confirmed. In other words, the frame synchronization circuit with m front stages and n rear stages protection can be tested with the fastest repeating operation. Furthermore, when the frame synchronization circuit cannot detect the frame pulse inputted immediately after the detection of out-of-synchronization, it is possible to detect this because the response characteristic shown in FIG. 2B is disturbed. This example will be explained with reference to FIG. m=
4. In the case of n=2, in the case of normal synchronization, as shown in FIG. 4B, synchronization is lost at the fourth frame pulse delayed by one bit, and synchronization is established at the fifth frame pulse. However, if the fourth frame pulse cannot be detected, synchronization is established at the next second frame pulse delayed by one bit. It can thus be seen that the frame pulse immediately after the loss of synchronization could not be detected due to the collapse of the normal synchronization pattern.
なお、可変分周器２の分周比を変えることによ
つて、容易にフレーム同期回路の保護段数ｍ，ｎ
の値に対応した最適の試験パターンを発生するこ
とが可能である。 By changing the frequency division ratio of the variable frequency divider 2, the number of protection stages m and n of the frame synchronization circuit can be easily changed.
It is possible to generate an optimal test pattern corresponding to the value of .
発明の効果
以上のように、本発明においては、フレームパ
ルス発生回路の出力するフレームパルス列を可変
分周器で分周し、分周出力ごとに１ビツトずつ遅
延させたフレームパルス列を出力するように構成
したから、上記可変分周器の分周比の設定によつ
て、前方ｍ段後方ｎ段保護のフレーム同期回路の
試験に適した試験パターンを発生することができ
るという効果がある。Effects of the Invention As described above, in the present invention, the frequency of the frame pulse train output from the frame pulse generation circuit is divided by a variable frequency divider, and a frame pulse train delayed by 1 bit for each frequency division output is output. With this configuration, by setting the frequency division ratio of the variable frequency divider, a test pattern suitable for testing a frame synchronization circuit with protection of m front stages and n stages of rear protection can be generated.
第１図は本発明の一実施例を示すブロツク図。
第２図Ａは上記実施例の出力するフレームパルス
列の一例を示すタイムチヤート、Ｂは上記フレー
ムパルス列に対するフレーム同期回路の同期状態
を示すタイムチヤート。第３図は従来の試験パタ
ーンの一例および同期応答を示す図。第４図はｍ
＝４，ｎ＝２の場合の実施例の同期状態を示すタ
イムチヤート。
１……フレームパルス発生器、２……可変分周
器、３……ビツトクロツク、４……フレームパル
ス、５……分周出力。
FIG. 1 is a block diagram showing one embodiment of the present invention.
FIG. 2A is a time chart showing an example of the frame pulse train outputted by the above embodiment, and FIG. 2B is a time chart showing the synchronization state of the frame synchronization circuit with respect to the frame pulse train. FIG. 3 is a diagram showing an example of a conventional test pattern and a synchronous response. Figure 4 is m
4 is a time chart showing the synchronization state of the embodiment when =4 and n=2. 1... Frame pulse generator, 2... Variable frequency divider, 3... Bit clock, 4... Frame pulse, 5... Frequency division output.
Claims (1)
レームパルスを発生するフレームパルス発生器
と、該フレームパルス発生器の出力するフレーム
パルス列を分周する可変分周器とを備え、前記フ
レームパルス発生器は該可変分周器の分周出力ご
とに出力するフレームパルス列を１ビツトずつ遅
延させる手段を含むことを特徴とするフレーム同
期回路の試験パターン発生回路。1. A frame pulse generator that counts bit clocks and generates frame pulses of a constant period, and a variable frequency divider that divides the frequency of a frame pulse train output from the frame pulse generator, and the frame pulse generator 1. A test pattern generation circuit for a frame synchronization circuit, comprising means for delaying a frame pulse train output one bit at a time for each divided output of a frequency divider.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60010681A JPS61170161A (en) | 1985-01-23 | 1985-01-23 | Test pattern generating circuit of frame synchronizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60010681A JPS61170161A (en) | 1985-01-23 | 1985-01-23 | Test pattern generating circuit of frame synchronizing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61170161A JPS61170161A (en) | 1986-07-31 |
| JPH0558300B2 true JPH0558300B2 (en) | 1993-08-26 |
Family
ID=11756997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60010681A Granted JPS61170161A (en) | 1985-01-23 | 1985-01-23 | Test pattern generating circuit of frame synchronizing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61170161A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101461434B1 (en) * | 2014-10-02 | 2014-11-20 | 박준서 | The mixer to make a cracker and bread |
-
1985
- 1985-01-23 JP JP60010681A patent/JPS61170161A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101461434B1 (en) * | 2014-10-02 | 2014-11-20 | 박준서 | The mixer to make a cracker and bread |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61170161A (en) | 1986-07-31 |
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