JPH0557734B2 - - Google Patents
Info
- Publication number
- JPH0557734B2 JPH0557734B2 JP12326387A JP12326387A JPH0557734B2 JP H0557734 B2 JPH0557734 B2 JP H0557734B2 JP 12326387 A JP12326387 A JP 12326387A JP 12326387 A JP12326387 A JP 12326387A JP H0557734 B2 JPH0557734 B2 JP H0557734B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- gate electrode
- manufacturing
- ion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 10
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 3
- 238000004544 sputter deposition Methods 0.000 claims 3
- 239000010410 layer Substances 0.000 description 13
- 238000005530 etching Methods 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特に絶
縁ゲート型電界効果トランジスタのゲート電極側
面に側壁を形成する製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method of manufacturing a semiconductor device, and particularly to a method of manufacturing a sidewall of a gate electrode of an insulated gate field effect transistor.
〔従来の技術〕
絶縁ゲート型電界効果トランジスタ（以下
MOSFETと記す）の短チヤネル化、又はゲート
電極及びソース・ドレイン拡散層のシリサイド化
のため、ゲート電極の側面に絶縁膜の側壁を形成
する必要がある。[Prior art] Insulated gate field effect transistor (hereinafter referred to as
In order to shorten the channel length of a MOSFET (referred to as MOSFET) or to silicide the gate electrode and source/drain diffusion layers, it is necessary to form sidewalls of an insulating film on the sides of the gate electrode.
従来、この側壁の形成方法として、ゲート電極
を形成した後、CVD法等により絶縁膜を成長し、
異方性エツチングにより、絶縁膜を除去し、ゲー
ト電極の側面に絶縁膜の側壁を残すという方法が
あつた。 Conventionally, the method for forming this sidewall is to form a gate electrode and then grow an insulating film using CVD method or the like.
One method was to remove the insulating film by anisotropic etching and leave the sidewalls of the insulating film on the sides of the gate electrode.
前述した従来のゲート電極の側面の側壁形成方
法は、ゲート電極の側面に成長した膜とそれ以上
の部分に成長した膜の異方性エツチングに対する
エツチングレートが同じであるため、異方性エツ
チングのエツチングレートがウエハ面内でばらつ
きがあると、形成される側壁の形状が均一となら
ず、また最悪の場合、側面に成長した膜もエツチ
ングされ、側壁が形成されないという欠点があつ
た。
In the conventional method of forming sidewalls on the side surfaces of the gate electrode described above, the etching rate for anisotropic etching is the same for the film grown on the side surfaces of the gate electrode and the film grown on the parts beyond that. If the etching rate varies within the wafer surface, the shape of the formed sidewalls will not be uniform, and in the worst case, the film grown on the sidewalls will also be etched, resulting in a disadvantage that no sidewalls will be formed.
また異方性エツチングとして、一般的に反応性
イオンエツチングが用いられるが、このエツチン
グにより、エツイチングの最終段階でソース・ド
レイン拡散層領域の半導体基板表面がエツチング
雰囲気にさらされるため、半導体基板がエツチン
グされ、また汚染や欠陥等が生じて、ソース・ド
レイン拡散層のリーク電流が増大するという欠点
があつた。 In addition, reactive ion etching is generally used as anisotropic etching, but this etching exposes the semiconductor substrate surface in the source/drain diffusion layer region to the etching atmosphere in the final stage of etching, so the semiconductor substrate is etched. Furthermore, there is a drawback that leakage current in the source/drain diffusion layer increases due to contamination, defects, etc.
本発明の目的は、前記欠点が解決され、側壁が
良好に形成され、また半導体基板に損傷を与えな
いようにする半導体装置の製造方法を提供するこ
とにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device in which the above-mentioned drawbacks are solved, sidewalls are formed well, and the semiconductor substrate is not damaged.
本発明の半導体装置の製造方法の構成は、半導
体基板にゲート電極を形成した後、前記半導体基
板上に第１の絶縁膜を形成する工程と前記第１の
絶縁膜上に第２の絶縁膜を形成する工程と、前記
第２の絶縁膜の前記ゲート電極の側面に位置する
部分以外の前記第２の絶縁膜を選択的に除去する
工程と、前記第１の絶縁膜の前記ゲート電極の側
面に位置する部分に比べて他の部分に不純物が優
勢的にイオン注入されるように、イオン注入エネ
ルギを選択して、前記第１の絶縁膜に不純物をイ
オン注入する工程と、前記不純物をイオン注入し
た前記第１の絶縁膜をウエツトエツチングにより
選択的に除去する工程とを備えていることを特徴
とする。
The method for manufacturing a semiconductor device of the present invention includes a step of forming a gate electrode on a semiconductor substrate, then forming a first insulating film on the semiconductor substrate, and forming a second insulating film on the first insulating film. selectively removing a portion of the second insulating film other than a portion of the second insulating film located on a side surface of the gate electrode; ion-implanting an impurity into the first insulating film by selecting ion implantation energy so that the impurity is preferentially ion-implanted into other parts compared to the parts located on the side surfaces; The method is characterized by comprising a step of selectively removing the ion-implanted first insulating film by wet etching.
次に本発明について図面を参照して詳細に説明
する。MOSFETを用いた半導体集積回路装置の
製造方法は本発明の第１の実施例として、
第１図ａ乃至第１図ｄを用いて工程を追つて説
明する。
Next, the present invention will be explained in detail with reference to the drawings. A method for manufacturing a semiconductor integrated circuit device using MOSFETs will be explained step by step as a first embodiment of the present invention using FIGS. 1a to 1d.
第１図ａにおいて、Ｐ型シリコン基板１の不活
性領域に、Ｐ型不純物拡散層のチヤネルストツパ
２と1μｍのフイールド酸化膜３を形成する。次
に活性領域に300Åのゲート酸化膜４を成長し、
その上にＮ型不純物を拡散した多結晶シリコンを
形成し、写真蝕刻法により、ゲート電極５を形成
し、ゲート電極の表面に酸化膜６を成長する。次
に、リンを１×1013cm-2ほどイオン注入し、高抵
抗のＮ型不純物拡散層７を形成する。その後、
CVD法により、0.3μの酸化膜８を成長し、その
上にCVD法により、500Åの窒化膜９を成長す
る。 In FIG. 1a, a channel stopper 2 of a P-type impurity diffusion layer and a 1 μm field oxide film 3 are formed in an inactive region of a P-type silicon substrate 1. Next, a 300 Å gate oxide film 4 is grown in the active region.
Polycrystalline silicon with N-type impurities diffused thereon is formed, a gate electrode 5 is formed by photolithography, and an oxide film 6 is grown on the surface of the gate electrode. Next, phosphorus is ion-implanted to an extent of 1×10 13 cm −2 to form a high-resistance N-type impurity diffusion layer 7. after that,
An oxide film 8 of 0.3 μm is grown by CVD, and a nitride film 9 of 500 Å is grown thereon by CVD.
次に、第１図ｂにおいて、窒化膜９を異方性エ
ツチングにより、ゲート電極５の側面にのみ窒化
膜９を残し、他の部分を選択的に除去する。次
に、リンを加速エネルギ100keVで、１×1016cm
-2ほどイオン注入し、リンを添加した酸化膜１０
を形成する。 Next, in FIG. 1B, the nitride film 9 is anisotropically etched, leaving the nitride film 9 only on the side surfaces of the gate electrode 5, and selectively removing other parts. Next, accelerate phosphorus at 1×10 16 cm with an energy of 100 keV.
Oxide film 10 with ion implantation of -2 and phosphorus added
form.
次に、第１図ｃにおいて、バツフアード・フツ
酸により、リンを添加した酸化膜１０を除去し、
ゲート電極５の側面に側壁１１を形成する。この
時に、ゲート電極５の側面に残つている窒化膜９
は、エツチングされないため、側壁１１の幅はエ
ツチングにより減少しない。 Next, in FIG. 1c, the phosphorous-added oxide film 10 is removed using buffered hydrofluoric acid.
A sidewall 11 is formed on the side surface of the gate electrode 5. At this time, the nitride film 9 remaining on the side surfaces of the gate electrode 5
is not etched, so the width of the side wall 11 is not reduced by etching.
次に第１図ｄにおいて、ヒ素のイオン注入によ
り、低抵抗のＮ型不純物拡散層１２を形成し、そ
の後、通常のプロセスに従い、層間絶縁膜１３を
成長し、シリコンを含んだアルミニウム電極１４
を形成して完成する。 Next, in FIG. 1d, a low resistance N-type impurity diffusion layer 12 is formed by arsenic ion implantation, and then an interlayer insulating film 13 is grown according to a normal process, and an aluminum electrode 14 containing silicon is grown.
Form and complete.
第２図ａ乃至第２図ｃは本発明の第２の実施例
の半導体装置の製造方法を示す断面図である。第
２図ａにおいては、第１図ｂまでのプロセスを経
た後リンを添加した酸化膜１０及びソース・ドレ
イン拡散層上の酸化膜４、ゲート電極上の酸化膜
６を除去する。 FIGS. 2a to 2c are cross-sectional views showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention. In FIG. 2a, after the processes up to FIG. 1b are performed, the oxide film 10 doped with phosphorus, the oxide film 4 on the source/drain diffusion layer, and the oxide film 6 on the gate electrode are removed.
次に第２図において、スパツタ法により、1000
Åのチタン膜１５を形成する。次に第２図ｃにお
いて、600℃、窒素雰囲気中で熱処理を行なつて、
チタン・シリサイド層１６を形成し、その後通常
のプロセスに従い、層間膜１３を成長し、シリコ
ンを含んだアルミニウム電極１４を形成して、完
成する。 Next, in Figure 2, 1000
A titanium film 15 having a thickness of .ANG. Next, in Fig. 2c, heat treatment was performed at 600°C in a nitrogen atmosphere.
A titanium silicide layer 16 is formed, then an interlayer film 13 is grown according to a normal process, and an aluminum electrode 14 containing silicon is formed to complete the process.
以上説明したように、本発明は、不純物がイオ
ン注入された酸化膜のエツチングレートが、不純
物がイオン注入されていない酸化膜より大きいた
め、等方性のエツチングであるウエツトエツチン
グによつて、ゲート電極の側面に側壁を形成で
き、そしてウエツトエツチングであるため、半導
体基板表面に損傷を与えることがなく、リーク電
流の少ないソース・ドレイン拡散層を形成するこ
とが出来るという効果がある。
As explained above, the present invention uses wet etching, which is isotropic etching, because the etching rate of an oxide film into which impurity ions are implanted is higher than an oxide film into which no impurity ions are implanted. Sidewalls can be formed on the sides of the gate electrode, and since wet etching is used, there is no damage to the surface of the semiconductor substrate, and source/drain diffusion layers with low leakage current can be formed.
特に、第１の実施例で示したMOSFETは、側
壁１１の幅により、高抵抗化拡酸層７の長さが決
定され、それにより、MOSFETの特性が大きく
影響されるため、側壁１１の幅を高精度に制御す
る必要があるが、本発明によれば側壁１１の側面
にエツチングレートの小さい膜、例えば窒化膜９
を形成することにより、側壁の幅を精度良く形成
することが出来るという効果がある。 In particular, in the MOSFET shown in the first embodiment, the length of the high resistance expansion layer 7 is determined by the width of the sidewall 11, which greatly influences the characteristics of the MOSFET. However, according to the present invention, a film with a low etching rate, such as a nitride film 9, is formed on the side surface of the side wall 11.
By forming this, there is an effect that the width of the side wall can be formed with high accuracy.
したがつて、本発明は、信頼性の高い、集積度
の向上した半導体装置を得ることが出来る効果が
ある。 Therefore, the present invention has the effect of making it possible to obtain a highly reliable semiconductor device with an improved degree of integration.
第１図ａ乃至第１図ｄは本発明の第１の実施例
の半導体装置の製造方法を工程順に示す断面図、
第２図ａ乃至第２図ｃは本発明の第２の実施例の
半導体装置の製造方法を工程順に示す断面図であ
る。
１……Ｐ型シリコン基板、２……チヤネルスト
ツパ、３……フイールド酸化膜、４……ゲート酸
化膜、５……ゲート電極、６……酸化膜、７……
高抵抗Ｎ型拡散層、８……酸化膜、９……窒化
膜、１０……リンを添加した酸化膜、１１……側
壁、１２……Ｎ型不純物拡散層、１３……層間絶
縁膜、１４……アルミニウム電極、１５……チタ
ン膜、１６……チタンシリサイド層。
FIGS. 1a to 1d are cross-sectional views showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention in order of steps;
FIGS. 2a to 2c are cross-sectional views showing a method for manufacturing a semiconductor device according to a second embodiment of the present invention in the order of steps. DESCRIPTION OF SYMBOLS 1... P-type silicon substrate, 2... Channel stopper, 3... Field oxide film, 4... Gate oxide film, 5... Gate electrode, 6... Oxide film, 7...
High resistance N-type diffusion layer, 8... Oxide film, 9... Nitride film, 10... Oxide film added with phosphorus, 11... Side wall, 12... N-type impurity diffusion layer, 13... Interlayer insulating film, 14...Aluminum electrode, 15...Titanium film, 16...Titanium silicide layer.
Claims (1)
る半導体装置の製造方法において、半導体基板に
ゲート電極を形成した後、前記半導体基板上に第
１の絶縁膜を形成する工程と、前記第１の絶縁膜
上に第２の絶縁膜を形成する工程と、前記第２の
絶縁膜の前記ゲート電極の側面に位置する部分以
外の前記第２の絶縁膜を選択的に除去する工程
と、前記第１の絶縁膜の前記ゲート電極の側面に
位置する部分に比べて、他の部分に不純物が優勢
的にイオン注入されるように、イオン注入エネル
ギを選択して、前記第１の絶縁膜に不純物をイオ
ン注入する工程と、前記不純物をイオン注入した
前記第１の絶縁膜をウエツトエツチングにより選
択的に除去する工程とを備えていることを特徴と
する半導体装置の製造方法。 ２ 第１の絶縁膜が、CVD法またはスパツタ法
により形成された酸化膜であり、第２の絶縁膜が
CVD法またはスパツタ法により形成された窒化
膜であることを特徴とする特許請求の範囲第１項
記載の半導体装置の製造方法。[Scope of Claims] 1. A method of manufacturing a semiconductor device for manufacturing an insulated gate field effect transistor, comprising: after forming a gate electrode on a semiconductor substrate, forming a first insulating film on the semiconductor substrate; forming a second insulating film on the first insulating film; selectively removing a portion of the second insulating film other than a portion of the second insulating film located on a side surface of the gate electrode; , the ion implantation energy is selected so that impurities are predominantly ion-implanted into other parts of the first insulating film compared to the part located on the side surface of the gate electrode; A method for manufacturing a semiconductor device, comprising the steps of ion-implanting impurities into a film and selectively removing the first insulating film into which the impurities have been ion-implanted by wet etching. 2 The first insulating film is an oxide film formed by a CVD method or a sputtering method, and the second insulating film is an oxide film formed by a CVD method or a sputtering method.
2. The method of manufacturing a semiconductor device according to claim 1, wherein the nitride film is formed by a CVD method or a sputtering method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12326387A JPS63287063A (en) | 1987-05-19 | 1987-05-19 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12326387A JPS63287063A (en) | 1987-05-19 | 1987-05-19 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63287063A JPS63287063A (en) | 1988-11-24 |
| JPH0557734B2 true JPH0557734B2 (en) | 1993-08-24 |
Family
ID=14856237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12326387A Granted JPS63287063A (en) | 1987-05-19 | 1987-05-19 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63287063A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3258290A1 (en) | 2016-06-14 | 2017-12-20 | Topcon Corporation | Survey system |
-
1987
- 1987-05-19 JP JP12326387A patent/JPS63287063A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3258290A1 (en) | 2016-06-14 | 2017-12-20 | Topcon Corporation | Survey system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63287063A (en) | 1988-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5693974A (en) | Elevated source/drain with solid phase diffused source/drain extension for deep sub-micron MOSFETS | |
| JPS61179567A (en) | Manufacture of self-aligning laminated cmos structure | |
| US5679595A (en) | Self-registered capacitor bottom plate-local interconnect scheme for DRAM | |
| JPS63257231A (en) | Manufacture of semiconductor device | |
| US20030170941A1 (en) | Method for low topography semiconductor device formation | |
| US5747378A (en) | Method of damage free doping for forming a dram memory cell | |
| JPH0557734B2 (en) | ||
| JP2931243B2 (en) | Method for manufacturing semiconductor device | |
| JP3110054B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2513312B2 (en) | Method for manufacturing MOS transistor | |
| JP3061892B2 (en) | Method for manufacturing semiconductor device | |
| JP2919659B2 (en) | Method for manufacturing insulated gate field effect transistor | |
| KR920009894B1 (en) | Manufacturing method of high-voltage semiconductor device | |
| JP3108927B2 (en) | Method for manufacturing semiconductor device | |
| KR930001565B1 (en) | Manufacturing method of c-mos transistor | |
| KR930009479B1 (en) | Manufacturing method of insulated gate type fet | |
| JPH04165629A (en) | Mos semiconductor device | |
| KR19980058438A (en) | Silicide Formation Method of Semiconductor Device | |
| JPH06188259A (en) | Manufacture of semiconductor device | |
| JPS63237471A (en) | Semiconductor device and its manufacture | |
| JPH03163832A (en) | Semiconductor device | |
| KR950001147B1 (en) | Manufacturing method of polysilicon bipolar device with self aligned silicide electrodes | |
| JP3938569B2 (en) | Manufacturing method of semiconductor integrated circuit device | |
| KR930005483B1 (en) | Memory device manufacturing method using self-alignment siliside | |
| JPH02222543A (en) | Manufacture of semiconductor device |