JPH0555498A - Logic gate circuit using compound semiconductor - Google Patents
Logic gate circuit using compound semiconductorInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はＤＣＦＬ回路からなる化
合物半導体論理ゲート回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a compound semiconductor logic gate circuit composed of a DCFL circuit.
【０００２】[0002]
【従来の技術】ＧａＡｓＩＣの如き化合物半導体ＩＣ
は、シリコンＩＣに比べて高速性に優れており、その研
究開発が盛んである。例えば、ＧａＡｓＩＣの論理ゲー
トの回路形式としては、ＤＣＦＬ（Ｄｉｒｅｃｔ Ｃｏ
ｕｐｌｅｄ ＦＥＴＬｏｇｉｃ）回路や、ＳＣＦＬ（Ｓ
ｏｕｒｃｅ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回
路などが多く用いられており（例えば、特開平１−２２
２４８４号公報参照。）、特にＤＣＦＬ回路は、その低
消費電力性からＩＣの基本回路として好適である。2. Description of the Related Art Compound semiconductor ICs such as GaAs ICs
Is superior to a silicon IC in high speed, and its research and development is active. For example, as a circuit type of a logic gate of GaAs IC, DCFL (Direct Co
up FET FET Logic) circuit, SCFL (S
A source coupled FET logic circuit is often used (for example, Japanese Patent Laid-Open No. 1-22).
See Japanese Patent No. 2484. ), In particular, the DCFL circuit is suitable as a basic circuit of an IC because of its low power consumption.
【０００３】ところで、ＤＣＦＬ回路を構成する基本素
子としては、ゲートにショットキー接合を用いたＭＥＳ
ＦＥＴ（ＭＥｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆ
ＥＴ）や、Ｐ−Ｎ接合を用いたＪＦＥＴ（Ｊｕｎｃｔｉ
ｏｎ ＦＥＴ；接合ゲート型電界効果型トランジスタ）
が用いられている。これらの素子では、ゲート部分にシ
ョットキー接合やＰ−Ｎ接合が形成され、ＤＣＦＬ回路
の論理振幅は、電流の流れ出すソース・ゲート間の電圧
により決められる。このためＭＥＳＦＥＴでは、論理振
幅が約０．５Ｖとなり、ＪＦＥＴでは、論理振幅が約
１．０Ｖとされる。すなわち、ＪＦＥＴの方が約２倍ほ
ど大きい論理振幅を得ることができる。By the way, as a basic element forming a DCFL circuit, an MES using a Schottky junction for a gate is used.
FET (MEtal Semiconductor F
ET) or JFET (Juncti) using P-N junction
on FET; junction gate type field effect transistor)
Is used. In these elements, a Schottky junction or a P-N junction is formed at the gate portion, and the logic amplitude of the DCFL circuit is determined by the source-gate voltage at which current flows. Therefore, the MESFET has a logic amplitude of about 0.5V, and the JFET has a logic amplitude of about 1.0V. That is, the JFET can obtain a logic amplitude about twice as large.
【０００４】[0004]
【発明が解決しようとする課題】論理振幅を大きくでき
る場合、ＩＣとしての動作マージンが大きくなり、高集
積化に適することになる。従って、ＪＦＥＴを採用して
ＩＣ化を図ることが好ましい。If the logic amplitude can be increased, the operation margin of the IC becomes large, which is suitable for high integration. Therefore, it is preferable to adopt the JFET to realize the IC.
【０００５】しかしながら、ＪＦＥＴは電源電圧の増加
に対してゲートの遅延時間（τpd）が増大する欠点を有
する。すなわち、ＪＦＥＴでは、電源電圧を高くした場
合には、Ｐ−Ｎ接合を形成しているゲート部分から、電
界効果型トランジスタのチャネル部に少数キャリア（ホ
ール）の注入現象が発生する。この少数キャリアのライ
フタイムが長いため、ゲートの遅延時間が増大すること
になる。However, the JFET has a drawback that the delay time (τ pd ) of the gate increases as the power supply voltage increases. That is, in the JFET, when the power supply voltage is increased, a minority carrier (hole) injection phenomenon occurs from the gate portion forming the P-N junction to the channel portion of the field effect transistor. Since the minority carrier has a long lifetime, the gate delay time increases.
【０００６】そこで、本発明は上述の技術的な課題に鑑
み、ＪＦＥＴに供給される電源電圧を高くした場合であ
っても、そのゲートの遅延時間が増大しない構造のＤＣ
ＦＬ回路からなる化合物半導体論理ゲート回路の提供を
目的とする。In view of the above technical problems, the present invention has a structure in which the delay time of the gate does not increase even when the power supply voltage supplied to the JFET is increased.
An object is to provide a compound semiconductor logic gate circuit including an FL circuit.
【０００７】[0007]
【課題を解決するための手段】上述の目的を達成するた
め、本発明の化合物半導体論理ゲート回路は、接合ゲー
ト型電界効果型トランジスタを用いたＤＣＦＬ回路から
なり、前記接合ゲート型電界効果型トランジスタのゲー
ト入力部に電圧降下素子を配したことを特徴とする。To achieve the above object, the compound semiconductor logic gate circuit of the present invention comprises a DCFL circuit using a junction gate type field effect transistor, and the junction gate type field effect transistor is provided. Is characterized in that a voltage drop element is arranged in the gate input section of the.
【０００８】ここで、前記電圧降下素子とは、例えば抵
抗素子やダイオード等であり、同一の化合物半導体基板
若しくは化合物半導体層上に形成される。なお、本明細
書では、接合ゲート型電界効果型トランジスタにはショ
ットキー接合を用いたＭＥＳＦＥＴが含まれないものと
する。Here, the voltage drop element is, for example, a resistance element or a diode and is formed on the same compound semiconductor substrate or compound semiconductor layer. Note that in this specification, a junction gate field effect transistor does not include a MESFET using a Schottky junction.
【０００９】[0009]
【作用】ＤＣＦＬ回路を接合ゲート型電界効果型トラン
ジスタ（ＪＦＥＴ）から構成することで、ＭＥＳＦＥＴ
に比べて論理振幅を大きくとることができる。そして、
本発明においては、その接合ゲート型電界効果型トラン
ジスタのゲート入力部に電圧降下素子が配されるため、
ゲート電圧が電源電圧に対して相対的に低くなり、少数
キャリアのチャネル部分への注入量を抑制することがで
きる。[Operation] By constructing the DCFL circuit from the junction gate type field effect transistor (JFET), the MESFET
The logical amplitude can be made larger than that of. And
In the present invention, since the voltage drop element is arranged at the gate input part of the junction gate type field effect transistor,
The gate voltage becomes relatively lower than the power supply voltage, and the amount of minority carriers injected into the channel portion can be suppressed.
【００１０】[0010]
【実施例】本発明の好適な実施例を図面を参照しながら
説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A preferred embodiment of the present invention will be described with reference to the drawings.
【００１１】まず、図１に本実施例の２段のＤＣＦＬ回
路からなりインバーター構成とされた化合物半導体論理
ゲート回路の例を示す。図１に示す２段のＤＣＦＬ回路
には、電源電圧ＶDDを供給するための電源電圧線７と、
接地電圧ＧＮＤを供給するための接地電圧線８がそれぞ
れ接続されている。前段のＤＣＦＬ回路は、ゲート入力
部に抵抗５が設けられたＪＦＥＴ１と、抵抗３とからな
り、後段のＤＣＦＬ回路は、ゲート入力部に抵抗６が設
けられたＪＦＥＴ２と、抵抗４とからなる。First, FIG. 1 shows an example of a compound semiconductor logic gate circuit having a two-stage DCFL circuit of this embodiment and having an inverter structure. In the two-stage DCFL circuit shown in FIG. 1, a power supply voltage line 7 for supplying a power supply voltage V DD ,
The ground voltage lines 8 for supplying the ground voltage GND are respectively connected. The DCFL circuit in the previous stage is composed of a JFET 1 having a resistor 5 provided in the gate input section and a resistor 3, and the DCFL circuit in the subsequent stage is composed of a JFET 2 having a resistor 6 provided in the gate input section and a resistor 4.
【００１２】前段のＤＣＦＬ回路を構成するＪＦＥＴ１
のソースは、前記接地電圧線８に接続され、そのＪＦＥ
Ｔ１のドレインは抵抗３の一方の端子に接続される。こ
のＪＦＥＴ１のドレインは当該前段のＤＣＦＬ回路の出
力端子とされる。抵抗３の他方の端子には、電源電圧Ｖ
DDを供給するための電源電圧線７が接続される。JFET1 constituting the DCFL circuit of the preceding stage
Is connected to the ground voltage line 8 and its JFE
The drain of T1 is connected to one terminal of the resistor 3. The drain of this JFET 1 is used as the output terminal of the preceding DCFL circuit. The power supply voltage V is applied to the other terminal of the resistor 3.
A power supply voltage line 7 for supplying DD is connected.
【００１３】後段のＤＣＦＬ回路も前段と同様の構造を
有し、後段のＤＣＦＬ回路を構成するＪＦＥＴ２のソー
スは、前記接地電圧線８に接続され、そのＪＦＥＴ２の
ドレインは抵抗４の一方の端子に接続される。このＪＦ
ＥＴ２のドレインは２段のインバーターの出力端子とさ
れる。抵抗４の他方の端子には、電源電圧ＶDDを供給す
るための電源電圧線７が接続される。The latter DCFL circuit has the same structure as that of the former stage, and the source of JFET2 constituting the latter DCFL circuit is connected to the ground voltage line 8 and the drain of the JFET2 is connected to one terminal of the resistor 4. Connected. This JF
The drain of ET2 is used as the output terminal of the two-stage inverter. A power supply voltage line 7 for supplying a power supply voltage V DD is connected to the other terminal of the resistor 4.
【００１４】これらＤＣＦＬ回路は、それぞれゲート入
力部に抵抗５，６を有するため、これら抵抗５，６にお
ける電圧降下によって、電源電圧ＶDDに対するゲート電
圧が低くなる。従って、電源電圧ＶDDがその変動によっ
て高くなった場合であっても、通常のＪＦＥＴに比べて
ゲート電圧が相対的に低くなり、拡散ゲートからチャネ
ルに向けての少数キャリアの注入が抑えられることにな
る。このため高い電源電圧ＶDDに対してゲートの遅延時
間（τpd）が大きくなる欠点が改善される。Since these DCFL circuits have resistors 5 and 6 at their gate input portions, respectively, the voltage drop at these resistors 5 and 6 lowers the gate voltage with respect to the power supply voltage V DD . Therefore, even if the power supply voltage V DD becomes high due to the fluctuation, the gate voltage becomes relatively low as compared with a normal JFET, and the injection of minority carriers from the diffusion gate toward the channel can be suppressed. become. Therefore, the disadvantage that the gate delay time (τ pd ) becomes large for a high power supply voltage V DD is improved.
【００１５】また、当該論理ゲート回路は、ＤＣＦＬ回
路からなるために低消費電力で動作し、さらにＪＦＥＴ
１，２を基本素子とすることから、その電位差の大きな
論理振幅により十分な動作マージンを確保できる。Further, since the logic gate circuit is composed of the DCFL circuit, it operates with low power consumption, and further the JFET is used.
Since 1 and 2 are the basic elements, a sufficient operation margin can be secured by the logical amplitude having a large potential difference.
【００１６】図３は、負荷曲線と次段に流入する電流量
の比較を示す図である。実線Ｊｉが本実施例によるゲー
ト電流であって少数キャリアの注入量に相当し、破線Ｊ
ｐが従来のＤＣＦＬ回路のゲート電流を示す曲線であ
る。FIG. 3 is a diagram showing a comparison between the load curve and the amount of current flowing into the next stage. The solid line Ji is the gate current according to the present embodiment and corresponds to the injection amount of minority carriers, and the broken line Ji
p is a curve showing the gate current of the conventional DCFL circuit.
【００１７】先ずＪＦＥＴ１，２自体の動作について説
明すると、直線ｈ1は電源電圧ＶDDの値をＶDCとする場
合を示し、負荷である抵抗３，４の値によってその直線
ｈ1 の傾きが決定される。この直線ｈ1 と曲線ｇ1 〜ｇ
3 の交点がそれぞれ各ゲート電圧におけるドレイン電流
を示し、曲線ｇ1 はゲート電圧が１．０Ｖ、曲線ｇ2 は
ゲート電圧が０．８Ｖ、曲線ｇ3 はゲート電圧が０．６
Ｖの時のそれぞれ曲線である。従って、ゲート電圧が
１．０Ｖの場合、曲線ｇ1 と直線ｈ1 の交点がドレイン
電流を示し、図３より、そのドレイン電流は電流値ＩF1
となる。[0017] First JFET1,2 operation itself will be described, the straight line h 1 indicates a case where the value of the power supply voltage V DD and V DC, the slope of the straight line h 1 by the value of a load resistor 3, 4 It is determined. This straight line h 1 and curves g 1 to g
The intersections of 3 respectively indicate the drain current at each gate voltage, the curve g 1 has a gate voltage of 1.0 V, the curve g 2 has a gate voltage of 0.8 V, and the curve g 3 has a gate voltage of 0.6 V.
Each curve is for V. Therefore, when the gate voltage is 1.0 V, the intersection of the curve g 1 and the straight line h 1 indicates the drain current, and from FIG. 3, the drain current is the current value I F1.
Becomes
【００１８】従来のＤＣＦＬ回路を用いた場合で電源電
圧ＶDDがＶDCの時、破線Ｊｐと直線ｈ1 の交点が少数キ
ャリアの注入量に相当する電流値ＩGMとなる。この電流
値ＩGMは電源電圧ＶDDが上昇した場合に、曲線Ｊｐに従
って大きく増大し、前記電流値ＩF1に対して無視できな
い程の値となる。例えば、電源電圧ＶDDがＶDAまで上昇
した時、直線ｈ2 と破線Ｊｐの交点から示されるよう
に、その少数キャリアの注入量に相当する電流値ＩGMも
電流値ＩF1の７割程度にまで上昇してしまう。なお、図
３において、電源電圧ＶDDをＶDCとした場合では、丁度
電流値ＩGMは電流値ＩF1の半分とされている。When the conventional DCFL circuit is used and the power supply voltage V DD is V DC , the intersection of the broken line Jp and the straight line h 1 becomes the current value I GM corresponding to the injection amount of minority carriers. This current value I GM greatly increases according to the curve Jp when the power supply voltage V DD rises, and becomes a value that cannot be ignored with respect to the current value I F1 . For example, when the power supply voltage V DD rises to V DA , the current value I GM corresponding to the injection amount of the minority carriers is about 70% of the current value I F1 as shown by the intersection of the straight line h 2 and the broken line Jp. Will rise to. In FIG. 3, when the power supply voltage V DD is V DC , the current value I GM is just half of the current value I F1 .
【００１９】次に、本実施例のＤＣＦＬ回路を用いた場
合では、図３中の実線Ｊｉの如きゲート電流が得られる
ことになる。この実線Ｊｉは従来の回路における破線Ｊ
ｐよりも傾きが鈍った曲線であり、それだけ高い電源電
圧ＶDDに対応できることになる。電流値ＩGMが許容され
る少数キャリアの注入量に相当する電流値であるなら
ば、本実施例のＤＣＦＬ回路の採用によって、電源電圧
ＶDDがＶDAまで上昇しても、直線ｈ2 と実線Ｊｉの交点
で示されるような許容される範囲内と言うことになり、
高い電源電圧であっても遅延時間τpdの増大を抑えた確
実な動作が期待できることになる。Next, when the DCFL circuit of this embodiment is used, a gate current as shown by the solid line Ji in FIG. 3 can be obtained. This solid line Ji is the broken line J in the conventional circuit.
It is a curve whose slope is blunter than that of p, so that it can handle a higher power supply voltage V DD . If the current value I GM is a current value corresponding to the allowable injection amount of minority carriers, even if the power supply voltage V DD rises to V DA by the adoption of the DCFL circuit of this embodiment, a straight line h 2 is obtained. It means that it is within the allowable range as shown by the intersection of the solid lines Ji,
Even with a high power supply voltage, reliable operation can be expected while suppressing an increase in delay time τ pd .
【００２０】図２はＪＦＥＴ１，２の部分の構造断面を
示す。すなわち、ＪＦＥＴ１，２は、半絶縁性ＧａＡｓ
基板１１にｎ型の不純物導電型の動作層としてソース領
域１４とドレイン領域１２が基板表面に臨んで形成さ
れ、これらソース領域１４とドレイン領域１２の間の領
域がチャネル領域１３とされる。このチャネル領域１３
上の基板主面には、Ｐ−Ｎ接合をなすように、ｐ型の高
濃度不純物拡散領域からなるゲート領域１５が形成され
る。ゲート領域１５には、その表面でゲート電極１８が
接続される。ソース領域１４にはその表面でソース電極
１６が接続され、ドレイン領域１２にはその表面でドレ
イン電極１７が接続される。ゲート電極１８は、例えば
Ｔｉ／Ｐｔ／Ａｕの３層の金属層から形成され、ソース
電極１６，ドレイン電極１７は、例えばＡｕ−Ｇｅ／Ｎ
ｉから構成されるオーミック電極とされる。FIG. 2 shows a structural cross section of the JFETs 1 and 2. That is, JFETs 1 and 2 are semi-insulating GaAs.
A source region 14 and a drain region 12 are formed on the substrate 11 as an n-type impurity conductive type operation layer so as to face the substrate surface, and a region between the source region 14 and the drain region 12 is a channel region 13. This channel region 13
A gate region 15 formed of a p-type high-concentration impurity diffusion region is formed on the main surface of the upper substrate so as to form a P-N junction. A gate electrode 18 is connected to the gate region 15 on its surface. The source electrode 16 is connected to the source region 14 on its surface, and the drain electrode 17 is connected to the drain region 12 on its surface. The gate electrode 18 is formed of, for example, three metal layers of Ti / Pt / Au, and the source electrode 16 and the drain electrode 17 are, for example, Au-Ge / N.
It is an ohmic electrode composed of i.
【００２１】そして、本実施例のＤＣＦＬ回路では、そ
のドレイン電極１７に負荷抵抗１９が接続され、その負
荷抵抗１９の他端に電源電圧ＶDDが供給される。また、
そのゲート入力部であるゲート電極１８には抵抗２０が
接続される。この抵抗２０による電圧降下作用によっ
て、電源電圧ＶDDが高くなった場合であっても、ゲート
領域１５からの少数キャリア（ホール）の注入現象が抑
制されることになる。このため、遅延時間τpdの増大が
防止され、高速な動作が実現される。In the DCFL circuit of this embodiment, the load resistance 19 is connected to the drain electrode 17, and the power supply voltage V DD is supplied to the other end of the load resistance 19. Also,
A resistor 20 is connected to the gate electrode 18 which is the gate input section. Due to the voltage drop effect of the resistor 20, the injection phenomenon of minority carriers (holes) from the gate region 15 is suppressed even when the power supply voltage V DD becomes high. Therefore, the delay time τ pd is prevented from increasing and high-speed operation is realized.
【００２２】なお、本実施例では、電圧降下素子として
は、ゲート入力部に抵抗を設けたが、これに限定され
ず、ダイオード等を設けるようにしても良い。In this embodiment, as the voltage drop element, the resistor is provided at the gate input portion, but the present invention is not limited to this, and a diode or the like may be provided.
【００２３】[0023]
【発明の効果】本発明の化合物半導体論理ゲート回路で
は、接合ゲート型電界効果型トランジスタのゲート入力
部に電圧降下素子が配されるため、ゲート電圧を電源電
圧に対して相対的に低くすることができ、少数キャリア
のチャネル部分への注入量を抑制することができる。こ
のため電源電圧ＶDDが高くなった場合でも、遅延時間τ
pdの増大なく回路を作動させることができる。また、本
発明は接合ゲート型電界効果型トランジスタを基本素子
としているため、ＭＥＳＦＥＴに比べて論理振幅を大き
くとることができる。In the compound semiconductor logic gate circuit of the present invention, since the voltage drop element is arranged at the gate input portion of the junction gate type field effect transistor, the gate voltage should be made relatively low with respect to the power supply voltage. Therefore, the amount of minority carriers injected into the channel portion can be suppressed. Therefore, even if the power supply voltage V DD becomes high, the delay time τ
The circuit can be operated without increasing pd . Further, since the present invention uses the junction gate type field effect transistor as a basic element, it can have a larger logic amplitude than that of the MESFET.
【図１】本発明の化合物半導体論理ゲート回路の一例を
２段接続したものを示す回路図である。FIG. 1 is a circuit diagram showing an example of a compound semiconductor logic gate circuit of the present invention in which two stages are connected.
【図２】本発明の化合物半導体論理ゲート回路の一例の
ＪＦＥＴの部分の断面構造を示す模式的な断面図であ
る。FIG. 2 is a schematic cross-sectional view showing a cross-sectional structure of a portion of a JFET which is an example of the compound semiconductor logic gate circuit of the present invention.
【図３】本発明の化合物半導体論理ゲート回路の一例と
従来例を比較したＤＣＦＬ回路の負荷曲線を示す特性図
である。FIG. 3 is a characteristic diagram showing a load curve of a DCFL circuit comparing an example of the compound semiconductor logic gate circuit of the present invention with a conventional example.
１，２…ＪＦＥＴ ３，４，５，６…抵抗 ＶDD…電源電圧1, 2 ... JFET 3, 4, 5, 6 ... Resistance V DD ... Power supply voltage
Claims (1)
用いたＤＣＦＬ回路からなる化合物半導体論理ゲート回
路において、前記接合ゲート型電界効果型トランジスタ
のゲート入力部に電圧降下素子を配したことを特徴とす
る化合物半導体論理ゲート回路。1. A compound semiconductor logic gate circuit comprising a DCFL circuit using a junction gate field effect transistor, wherein a voltage drop element is arranged at a gate input portion of the junction gate field effect transistor. Compound semiconductor logic gate circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23740691A JPH0555498A (en) | 1991-08-23 | 1991-08-23 | Logic gate circuit using compound semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23740691A JPH0555498A (en) | 1991-08-23 | 1991-08-23 | Logic gate circuit using compound semiconductor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555498A true JPH0555498A (en) | 1993-03-05 |
Family
ID=17014917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23740691A Pending JPH0555498A (en) | 1991-08-23 | 1991-08-23 | Logic gate circuit using compound semiconductor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555498A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6451961B2 (en) | 2000-02-03 | 2002-09-17 | Nippon Shokubai Co Ltd | Ethylenimine polymer, aqueous solution of ethylenimine polymer, production process for the same and purifying process therefor |
| US6924378B2 (en) | 2002-04-24 | 2005-08-02 | Nippon Shokubai Co., Ltd. | Method for production of aziridines and N-vinylamides |
-
1991
- 1991-08-23 JP JP23740691A patent/JPH0555498A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6451961B2 (en) | 2000-02-03 | 2002-09-17 | Nippon Shokubai Co Ltd | Ethylenimine polymer, aqueous solution of ethylenimine polymer, production process for the same and purifying process therefor |
| US6924378B2 (en) | 2002-04-24 | 2005-08-02 | Nippon Shokubai Co., Ltd. | Method for production of aziridines and N-vinylamides |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010424 |