JPH0555245U - Small electronic calculator - Google Patents
Small electronic calculatorInfo
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- JPH0555245U JPH0555245U JP10686191U JP10686191U JPH0555245U JP H0555245 U JPH0555245 U JP H0555245U JP 10686191 U JP10686191 U JP 10686191U JP 10686191 U JP10686191 U JP 10686191U JP H0555245 U JPH0555245 U JP H0555245U
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- JP
- Japan
- Prior art keywords
- key
- process proceeds
- fractional
- register
- determined
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Abstract
(57)【要約】
【目的】 操作者の意向を推測し、分数計算の出力の際
に置数された分数の形式と同じ形式で分数計算の計算結
果を表示するようにした小型電子式計算機を提供する。
【構成】 分数式を入力する「ａ ｂ／ｃ」キー１ｃを
入力すると、このキーの入力回数が回数レジスタＸに記
憶される(ステップＳ７)。そして、演算子を入力した際
に回数レジスタＸの内容が判断され(ステップＳ１２)、
回数レジスタＸの内容に応じて仮分数フラグＦ1 または
帯分数フラグＦ2 がセットされる(ステップＳ２０，Ｓ
１３)。「＝」キー１ｄの入力が判断されると(ステップＳ
１７)、仮分数フラグＦ1 および帯分数フラグＦ2 のセ
ット状態が判断され(ステップＳ１８)、それに応じて分
数演算の結果が仮分数表示または帯分数表示される(ス
テップＳ２１，Ｓ１９)。
(57) [Summary] [Purpose] A small electronic computer that estimates the operator's intention and displays the calculation result of the fractional calculation in the same format as the fractional number entered when outputting the fractional calculation. I will provide a. [Structure] When the "ab / c" key 1c for inputting a fractional expression is input, the number of times this key is input is stored in the frequency register X (step S7). Then, when the operator is input, the contents of the frequency register X are judged (step S12),
The improper fraction flag F 1 or the mixed fraction flag F 2 is set according to the contents of the count register X (steps S20, S).
13). When the input of the "=" key 1d is determined (step S
17) Then, the set states of the improper fraction flag F 1 and the mixed fraction flag F 2 are judged (step S18), and the result of the fractional calculation is displayed improperly or mixed fraction accordingly (steps S21, S19).
Description
【０００１】[0001]
この考案は分数計算ができる小型電子式計算機に関する。 The present invention relates to a small electronic calculator capable of fractional calculation.
【０００２】[0002]
従来、分数計算ができる小型電子式計算機では分数キーを有し、数値の区切り に分数キーを入力することにより、帯分数や仮分数の分数式を入力できる。 Conventionally, a small electronic computer capable of fractional calculation has a fractional key, and by inputting the fractional key to separate numerical values, fractional expressions such as mixed fractions and improper fractions can be input.
【０００３】[0003]
しかしながら、従来の小型電子式計算機では帯分数形式を主としているので、 置数が帯分数か仮分数であるかに関わらず計算結果の表示は帯分数で出力される 。このため、仮分数の形式で結果を得たい場合には計算結果を仮分数に変換する 操作が必要であり、操作性を損うという欠点があった。 この考案は上記問題を解消する為になされたもので、操作者の意向を推測し、 分数計算の出力の際に置数された分数の形式と同じ形式で分数計算の計算結果を 表示するようにした小型電子式計算機を提供することを目的とする。 However, since conventional small electronic calculators mainly use the mixed number format, the display of the calculation result is output in mixed number regardless of whether the register is mixed or improper fraction. Therefore, in order to obtain results in the form of improper fractions, it is necessary to convert the calculation results into improper fractions, which has the drawback of impairing operability. This invention was made in order to solve the above problem, so that the operator's intention is guessed and the calculation result of the fractional calculation is displayed in the same format as the fractional number entered when outputting the fractional calculation. It is an object of the present invention to provide a small-sized electronic calculator which is based on the above.
【０００４】[0004]
この考案は上記課題を解決するために、分数計算ができる小型電子式計算機に おいて、分数式を入力するための特定キー（例えば「ａ ｂ／ｃ」キー）を有す る入力手段と、上記特定キーの操作回数を記憶する記憶手段と、分数表示が可能 な表示手段と、上記記憶手段に記憶された上記特定キーの操作回数に応じて入力 された分数式が仮分数か帯分数かを判断する判断手段と、この判断手段の判断結 果に応じて分数計算の結果を上記表示手段に仮分数表示または帯分数表示させる 表示制御手段とを具備したことを特徴とする。 In order to solve the above problems, the present invention provides an input means having a specific key (for example, “ab / c” key) for inputting a fractional mathematical expression in a small electronic calculator capable of fractional calculation, Storage means for storing the number of times of operation of the specific key, display means capable of fraction display, and whether the fractional expression input according to the number of operations of the specific key stored in the storage means is an improper fraction or a mixed fraction And a display control means for displaying the result of the fractional calculation on the display means in the provisional fraction display or mixed fraction display according to the determination result of the determination means.
【０００５】[0005]
この考案の作用は次の通りである。 分数式を入力する際に、分数式を入力するための特定キーの操作回数を記憶手 段に記憶し、判断手段は特定キーの操作回数に応じて入力された分数式が仮分数 か帯分数かを判断し、この判断結果に応じて表示制御手段は分数計算の結果を表 示手段に仮分数表示または帯分数表示させる。 The operation of this device is as follows. When entering a fractional expression, the number of times a specific key is operated to enter the fractional expression is stored in a memory means, and the determination means is the fractional expression that is input according to the number of times the particular key is operated. Then, the display control means causes the display means to display the result of the fraction calculation in the improper fraction display or the mixed fraction display according to the determination result.
【０００６】[0006]
以下、この考案の一実施例を図１ないし図５に基づいて説明する。 図１は小型電子式計算機の回路構成を示すブロック図である。キー入力部１は「 ０」〜「９」の数値データを入力する数値キー１ａ、四則演算を指定する「＋」〜「 ÷」のファンクションキー１ｂ、分数式を入力するために置数の区切りに入力さ れる「ａ ｂ／ｃ」キー１ｃ、演算の実行を指示する「＝」キー１ｄ、およびオー ルクリアを指定する「ＡＣ」キー１ｅを有する。そして、キー入力部１でキー操 作を行なうと、キー操作に応じたキー入力信号がＣＰＵ２に出力される。ＣＰＵ ２はキー入力部１から出力されたキー入力信号を取込み、制御プログラムに基づ いた各種処理を実行する。ＣＰＵ２には式メモリ３および表示部４が接続されて いる。式メモリ３はレジスタａ〜ｃと、演算子レジスタと、レジスタＡ〜Ｃとを 有する。また、ＣＰＵ２には仮分数式の入力を示す仮分数フラグＦ1 と、帯分数 式の入力を示す帯分数フラグＦ2 と、「ａ ｂ／ｃ」キー１ｃの操作回数を記憶 する回数レジスタＸとが接続されている。An embodiment of the present invention will be described below with reference to FIGS. FIG. 1 is a block diagram showing the circuit configuration of a small electronic computer. The key input unit 1 is a numerical key 1a for inputting numerical data of "0" to "9", a function key 1b of "+" to "÷" for specifying four arithmetic operations, and a delimiter for a numeral for inputting a fractional expression. It has an “ab / c” key 1c to be input to, an “=” key 1d for instructing execution of an operation, and an “AC” key 1e for designating an all clear. When the key input section 1 performs a key operation, a key input signal corresponding to the key operation is output to the CPU 2. The CPU 2 takes in the key input signal output from the key input unit 1 and executes various processes based on the control program. An expression memory 3 and a display unit 4 are connected to the CPU 2. The expression memory 3 has registers a to c, an operator register, and registers A to C. Further, the CPU 2 stores the improper fraction flag F 1 indicating the input of the improper fractional expression, the mixed fraction flag F 2 indicating the input of the mixed fraction expression, and the number register X for storing the number of times of operation of the “ab / c” key 1c. And are connected.
【０００７】 図２ないし図４は各種分数式における分数式、キー操作、および結果表示の例 を示す図である。図２は帯分数のみの分数式、キー操作、および結果表示の例を 示す図である。図３は仮分数のみの分数式、キー操作、および結果表示の例を示 す図である。図４は仮分数と帯分数の両方を含む分数式、キー操作、および結果 表示の例を示す図である。2 to 4 are diagrams showing examples of fractional expressions in various fractional expressions, key operations, and result display. FIG. 2 is a diagram showing an example of a fractional expression of only mixed numbers, key operations, and result display. FIG. 3 is a diagram showing an example of a fractional expression using only improper fractions, key operation, and result display. FIG. 4 is a diagram showing examples of fractional expressions including both improper fractions and mixed fractions, key operations, and result display.
【０００８】 次に、図５を参照して上記実施例の動作を説明する。図５は動作を示すフロー チャートである。図５は「ＡＣ」キー１ｅの操作後から開始され、このとき仮分 数フラグＦ1 、帯分数フラグＦ2 、回数レジスタＸは夫々クリアされる。Next, the operation of the above embodiment will be described with reference to FIG. FIG. 5 is a flow chart showing the operation. FIG. 5 is started after the operation of the "AC" key 1e, at which time the improper fraction flag F 1 , the mixed fraction flag F 2 , and the count register X are cleared.
【０００９】 (１)帯分数のみの分数式を計算する場合 まず、図２に示すような帯分数のみの分数式を計算する場合を説明する。初め に、ステップＳ１ではキー入力部１でキー入力を行なう。この場合は、数値キー １ａを操作して数値「２」を置数する。ステップＳ２においては、入力されたキー が数値キー１ａか否かが判断される。ステップＳ２でＹＥＳと判断された場合は ステップＳ３に進み、ＮＯの場合はステップＳ５に進む。(1) Calculation of a Fractional Formula of Only Mixed Numbers First, a case of calculating a fractional formula of only mixed numbers as shown in FIG. 2 will be described. First, in step S1, the key input unit 1 inputs a key. In this case, the numerical key 1a is operated to enter the numerical value "2". In step S2, it is determined whether or not the input key is the numerical key 1a. If YES is determined in step S2, the process proceeds to step S3, and if NO is determined, the process proceeds to step S5.
【００１０】 いま、数値「２」を置数したので、ステップＳ２からステップＳ３に進む。ステ ップＳ３では回数レジスタＸの内容が「０」〜「２」のいずれかであるか判断される 。Since the numerical value “2” has been entered, the process proceeds from step S2 to step S3. At step S3, it is judged whether the content of the frequency register X is "0" to "2".
【００１１】 当初、回数レジスタＸの内容は「０」であるからステップＳ３からステップＳ４ に進む。ステップＳ４においては、置数データ「２」を式メモリ３のレジスタａに 記憶させる。ステップＳ４の実行後はステップＳ１に戻る。Initially, the content of the frequency register X is “0”, and therefore the process proceeds from step S 3 to step S 4. In step S4, the numerical data "2" is stored in the register a of the expression memory 3. After execution of step S4, the process returns to step S1.
【００１２】 次に、１回目の「ａ ｂ／ｃ」キー１ｃを入力する。これにより、ステップＳ ２ではＮＯと判断されてステップＳ５に進む。ステップＳ５では入力されたキー が「ａ ｂ／ｃ」キー１ｃか否かが判断される。ステップＳ５でＹＥＳと判断さ れた場合はステップＳ６に進み、ＮＯの場合はステップＳ１０に進む。Next, the first-time “ab / c” key 1c is input. As a result, NO is determined in step S2, and the process proceeds to step S5. In step S5, it is determined whether or not the input key is the "ab / c" key 1c. If YES is determined in step S5, the process proceeds to step S6, and if NO is determined, the process proceeds to step S10.
【００１３】 いま、「ａ ｂ／ｃ」キー１ｃを入力したのでステップＳ５からステップＳ６ に進む。ステップＳ６において、回数レジスタＸの内容が「２」か否かが判断され る。ステップＳ６でＹＥＳと判断された場合はステップＳ１に戻り、ＮＯの場合 はステップＳ７に進む。いま、回数レジスタＸの内容は「０」であるからステップ Ｓ６からステップＳ７に進む。ステップＳ７では回数レジスタＸの内容が＋１さ れて「１」となる。ステップＳ７の実行後はステップＳ１に戻る。Since the "ab / c" key 1c has been input, the process proceeds from step S5 to step S6. In step S6, it is determined whether or not the content of the frequency register X is "2". If YES is determined in step S6, the process returns to step S1, and if NO, the process proceeds to step S7. Since the content of the frequency register X is now "0", the process proceeds from step S6 to step S7. In step S7, the content of the frequency register X is incremented by 1 to become "1". After execution of step S7, the process returns to step S1.
【００１４】 数値キー１ａを操作して数値「１」を置数すると、ステップＳ２からステップＳ ３に進む。ステップＳ３では回数レジスタＸの内容が「１」なのでステップＳ８に 進む。ステップＳ８においては、置数データ「１」を式メモリ３のレジスタｂに記 憶させてステップＳ１に戻る。次に、２回目の「ａ ｂ／ｃ」キー１ｃを入力す る。これにより、ステップＳ２ではＮＯ、ステップＳ５でＹＥＳと判断されてス テップＳ６に進む。ステップＳ６では回数レジスタＸの内容は「１」なのでＮＯと 判断されてステップＳ７に進む。ステップＳ７では回数レジスタＸの内容が＋１ されて「２」となり、ステップＳ１に戻る。When the numerical key 1a is operated to enter the numerical value "1", the process proceeds from step S2 to step S3. In step S3, since the content of the frequency register X is "1", the process proceeds to step S8. In step S8, the register data "1" is stored in the register b of the expression memory 3, and the process returns to step S1. Next, press the "ab / c" key 1c for the second time. As a result, NO is determined in step S2, YES is determined in step S5, and the process proceeds to step S6. In step S6, since the content of the frequency register X is "1", the determination is NO and the process proceeds to step S7. In step S7, the content of the frequency register X is incremented by 1 to "2", and the process returns to step S1.
【００１５】 数値キー１ａを操作して数値「５」を置数すると、ステップＳ２からステップＳ ３に進む。ステップＳ３では回数レジスタＸの内容が「２」なのでステップＳ９に 進む。ステップＳ９においては、置数データ「５」を式メモリ３のレジスタｃに記 憶させてステップＳ１に戻る。When the numerical key 1a is operated to enter the numerical value "5", the process proceeds from step S2 to step S3. In step S3, since the content of the frequency register X is "2", the process proceeds to step S9. In step S9, the register data "5" is stored in the register c of the expression memory 3, and the process returns to step S1.
【００１６】 次に、ファンクションキー１ｂを操作して演算子「＋」を入力すると、ステップ Ｓ２，Ｓ５で夫々ＮＯと判断されてステップＳ１０に進む。ステップＳ１０では 入力されたキーが演算子か否かが判断される。ステップＳ１０でＹＥＳと判断さ れた場合はステップＳ１１に進み、ＮＯの場合はステップＳ１７に進む。いま、 演算子「＋」を入力したので、ステップＳ１０からステップＳ１１に進む。ステッ プＳ１１において、演算子「＋」の演算子コードが式メモリ３の演算子レジスタに 記憶される。続くステップＳ１２では回数レジスタＸの内容が「１」か否かが判断 される。ステップＳ１２でＹＥＳと判断された場合はステップＳ２０に進み、Ｎ Ｏの場合はステップＳ１３に進む。いま、回数レジスタＸの内容は「２」なのでＮ Ｏとなり、ステップＳ１３に進む。ステップＳ１３において、帯分数フラグＦ2 に「１」がセットされる。ステップＳ１３からはステップＳ１４に進む。ステップ Ｓ１４ではレジスタａ、レジスタｂ、レジスタｃに記憶された置数データは約分 演算処理され、ステップＳ１５において夫々レジスタＡ、レジスタＢ、レジスタ Ｃにシフトされる。次のステップＳ１６においては回数レジスタＸに「０」が書き 込まれてクリアされ、ステップＳ１に戻る。Next, when the operator operates the function key 1b to input the operator “+”, it is determined NO in steps S2 and S5, and the process proceeds to step S10. In step S10, it is determined whether the input key is an operator. If YES is determined in step S10, the process proceeds to step S11, and if NO is determined, the process proceeds to step S17. Since the operator "+" has been input, the process proceeds from step S10 to step S11. In step S11, the operator code of the operator "+" is stored in the operator register of the expression memory 3. In a succeeding step S12, it is determined whether or not the content of the frequency register X is "1". If YES is determined in step S12, the process proceeds to step S20, and if NO, the process proceeds to step S13. Since the content of the frequency register X is "2", it becomes N0 and the process proceeds to step S13. In step S13, the mixed fraction flag F 2 is set to "1". The process proceeds from step S13 to step S14. In step S14, the numerical data stored in the registers a, b, and c are subjected to the reduction arithmetic processing, and in step S15, they are shifted to the registers A, B, and C, respectively. In the next step S16, "0" is written and cleared in the frequency register X, and the process returns to step S1.
【００１７】 次に、数値キー１ａを操作して数値「３」を置数すると、ステップＳ２からステ ップＳ３に進む。ステップＳ３では回数レジスタＸの内容が「０」なのでステップ Ｓ４に進む。ステップＳ４においては、置数データ「３」を式メモリ３のレジスタ ａに記憶させてステップＳ１に戻る。Next, when the numerical key 1a is operated to enter the numerical value "3", the process proceeds from step S2 to step S3. In step S3, since the content of the frequency register X is "0", the process proceeds to step S4. In step S4, the numerical data "3" is stored in the register a of the expression memory 3, and the process returns to step S1.
【００１８】 １回目の「ａ ｂ／ｃ」キー１ｃを入力すると、ステップＳ２ではＮＯ、ステ ップＳ５でＹＥＳと判断されてステップＳ６に進む。ステップＳ６では回数レジ スタＸの内容は「０」なのでＮＯと判断されてステップＳ７に進む。ステップＳ７ では回数レジスタＸの内容が＋１されて「１」となる。ステップＳ７の実行後はス テップＳ１に戻る。数値「１」を置数すると、ステップＳ２からステップＳ３に進 む。ステップＳ３では回数レジスタＸの内容が「１」なのでステップＳ８に進む。 ステップＳ８においては、置数データ「１」を式メモリ３のレジスタｂに記憶させ てステップＳ１に戻る。When the "ab / c" key 1c is input for the first time, NO is determined in step S2, YES is determined in step S5, and the process proceeds to step S6. In step S6, since the content of the frequency register X is "0", it is determined to be NO and the process proceeds to step S7. In step S7, the content of the frequency register X is incremented by 1 to become "1". After execution of step S7, the process returns to step S1. When the numerical value "1" is entered, the process proceeds from step S2 to step S3. In step S3, the content of the frequency register X is "1", so the flow proceeds to step S8. In step S8, the numerical data "1" is stored in the register b of the expression memory 3, and the process returns to step S1.
【００１９】 ２回目の「ａ ｂ／ｃ」キー１ｃを入力すると、ステップＳ２ではＮＯ、ステ ップＳ５でＹＥＳと判断されてステップＳ６に進む。ステップＳ６では回数レジ スタＸの内容は「１」なのでＮＯと判断されてステップＳ７に進む。ステップＳ７ では回数レジスタＸの内容が＋１されて「２」となり、ステップＳ１に戻る。数値「 ４」を置数すると、ステップＳ２からステップＳ３に進む。ステップＳ３では回 数レジスタＸの内容が「２」なのでステップＳ９に進む。ステップＳ９においては 、置数データ「４」を式メモリ３のレジスタｃに記憶させてステップＳ１に戻る。 最後に、「＝」キー１ｄを入力すると、ステップＳ２，Ｓ５，Ｓ１０で夫々ＮＯ と判断されてステップＳ１７に進む。ステップＳ１７では入力されたキーが「＝」 キー１ｄか否かが判断される。ステップＳ１７でＹＥＳと判断された場合はステ ップＳ１８に進み、ＮＯの場合はステップＳ２２の他の処理に進む。いま、「＝」 キー１ｄを入力したので、ステップＳ１７からステップＳ１８に進む。When the "ab / c" key 1c is input for the second time, it is determined to be NO in step S2 and YES in step S5, and the process proceeds to step S6. In step S6, since the content of the frequency register X is "1", the determination is NO and the process proceeds to step S7. In step S7, the content of the frequency register X is incremented by 1 to become "2", and the process returns to step S1. When the numerical value "4" is entered, the process proceeds from step S2 to step S3. In step S3, since the content of the frequency register X is "2", the process proceeds to step S9. In step S9, the numeral data "4" is stored in the register c of the expression memory 3, and the process returns to step S1. Finally, when the "=" key 1d is pressed, NO is determined in steps S2, S5 and S10, and the process proceeds to step S17. In step S17, it is determined whether or not the input key is the "=" key 1d. If YES is determined in the step S17, the process proceeds to a step S18, and if NO is determined, the process proceeds to another process of the step S22. Now that the "=" key 1d has been entered, the operation proceeds from step S17 to step S18.
【００２０】 ステップＳ１８においては仮分数フラグＦ1 のみ「１」がセットされているか否 かが判断される。ステップＳ１８でＹＥＳと判断されるとステップＳ２１に進み 、ＮＯと判断されるとステップＳ１９に進む。いま、帯分数分数Ｆ2 がセットさ れているので、ステップＳ１８でＮＯと判断されてステップＳ１９に進む。In step S18, it is determined whether only the improper fraction flag F 1 is set to "1". If YES is determined in step S18, the process proceeds to step S21, and if NO is determined, the process proceeds to step S19. Since the mixed fraction F 2 has been set, it is determined NO in step S18 and the process proceeds to step S19.
【００２１】 ステップＳ１９では分数演算が実行されて、分数演算の結果が帯分数表示され る。ステップＳ１９の実行後は図５の処理を終了する。従って、結果表示は図２ に示すように“５」９」２０”という帯分数形式で表示される。In step S19, fractional calculation is executed, and the result of the fractional calculation is displayed in mixed fraction. After the execution of step S19, the process of FIG. 5 ends. Therefore, the result display is displayed in a mixed number format of "5" 9 "20" as shown in FIG.
【００２２】 (２)仮分数のみの分数式を計算する場合 次に、図３に示すような仮分数のみの分数式を計算する場合を説明する。この 場合、「ＡＣ」キー１ｅを操作して仮分数フラグＦ1 、帯分数フラグＦ2 、回数 レジスタＸをクリアする。初めに、数値キー１ａを操作して数値「１１」を置数す ると、上述と同様に、ステップＳ２からステップＳ３に進む。ステップＳ３では 回数レジスタＸの内容が「０」なのでステップＳ４に進む。ステップＳ４において は、置数データ「１１」をレジスタａに記憶させてステップＳ１に戻る。(2) Calculation of Fractional Expressions Only of Improper Fractions Next, a case of calculating a fractional expression of only improper fractions as shown in FIG. 3 will be described. In this case, the "AC" key 1e is operated to clear the improper fraction flag F 1 , the mixed fraction flag F 2 , and the count register X. First, when the numerical key 1a is operated to enter the numerical value "11", the process proceeds from step S2 to step S3 in the same manner as described above. In step S3, since the content of the frequency register X is "0", the process proceeds to step S4. In step S4, the numerical data "11" is stored in the register a, and the process returns to step S1.
【００２３】 １回目の「ａ ｂ／ｃ」キー１ｃを入力すると、ステップＳ２ではＮＯ、ステ ップＳ５でＹＥＳと判断されてステップＳ６に進む。ステップＳ６では回数レジ スタＸの内容は「０」なのでＮＯと判断されてステップＳ７に進む。ステップＳ７ では回数レジスタＸの内容が＋１されて「１」となる。ステップＳ７の実行後はス テップＳ１に戻る。数値キー１ａを操作して数値「５」を置数すると、ステップＳ ２からステップＳ３に進む。ステップＳ３では回数レジスタＸの内容が「１」なの でステップＳ８に進む。ステップＳ８においては、置数データ「５」を式メモリ３ のレジスタｂに記憶させてステップＳ１に戻る。When the "ab / c" key 1c is input for the first time, NO is determined in step S2, YES is determined in step S5, and the process proceeds to step S6. In step S6, since the content of the frequency register X is "0", it is determined to be NO and the process proceeds to step S7. In step S7, the content of the frequency register X is incremented by 1 to become "1". After execution of step S7, the process returns to step S1. When the numerical key 1a is operated to enter the numerical value "5", the process proceeds from step S2 to step S3. At step S3, since the content of the frequency register X is "1", the process proceeds to step S8. In step S8, the numerical data "5" is stored in the register b of the expression memory 3 and the process returns to step S1.
【００２４】 ファンクションキー１ｂを操作して演算子「＋」を入力すると、上述と同様に、 ステップＳ２，Ｓ５で夫々ＮＯ、ステップＳ１０でＹＥＳと判断されてステップ Ｓ１１に進む。ステップＳ１１においては演算子「＋」の演算子コードが式メモリ ３の演算子レジスタに記憶され、ステップＳ１２では回数レジスタＸの内容が「 １」か否かが判断される。いま、回数レジスタＸの内容は「１」なのでＹＥＳと判 断されてステップＳ２０に進む。ステップＳ２０においては仮分数フラグＦ1 に「 １」がセットされる。ステップＳ２０からはステップＳ１４に進む。ステップＳ １４では、上述と同様に、レジスタａ、レジスタｂに記憶された置数データは約 分演算処理され、ステップＳ１５において夫々レジスタＡ、レジスタＢにシフト される。次のステップＳ１６においては回数レジスタＸに「０」が書き込まれてク リアされ、ステップＳ１に戻る。When the operator "+" is input by operating the function key 1b, similarly to the above, NO is determined in steps S2 and S5, YES is determined in step S10, and the process proceeds to step S11. In step S11, the operator code of the operator "+" is stored in the operator register of the expression memory 3, and in step S12, it is determined whether or not the content of the frequency register X is "1". Since the content of the frequency register X is "1", the determination is YES and the process proceeds to step S20. In step S20, the improper fraction flag F 1 is set to "1". The process proceeds from step S20 to step S14. In step S14, as in the above, the numerical data stored in the registers a and b are subjected to the fractional arithmetic processing, and are shifted to the register A and the register B respectively in step S15. In the next step S16, "0" is written and cleared in the number register X, and the process returns to step S1.
【００２５】 次に、数値キー１ａを操作して数値「１３」を置数すると、ステップＳ２からス テップＳ３に進む。ステップＳ３では回数レジスタＸの内容が「０」なのでステッ プＳ４に進む。ステップＳ４においては、置数データ「１３」をレジスタａに記憶 させてステップＳ１に戻る。Next, when the numerical key 1a is operated to enter the numerical value "13", the process proceeds from step S2 to step S3. At step S3, since the content of the frequency register X is "0", the process proceeds to step S4. In step S4, the register data "13" is stored in the register a, and the process returns to step S1.
【００２６】 １回目の「ａ ｂ／ｃ」キー１ｃを入力すると、ステップＳ２ではＮＯ、ステ ップＳ５でＹＥＳと判断されてステップＳ６に進む。ステップＳ６では回数レジ スタＸの内容は「０」なのでＮＯと判断されてステップＳ７に進む。ステップＳ７ では回数レジスタＸの内容が＋１されて「１」となる。ステップＳ７の実行後はス テップＳ１に戻る。数値「４」を置数すると、ステップＳ２からステップＳ３に進 む。ステップＳ３では回数レジスタＸの内容が「１」なのでステップＳ８に進む。 ステップＳ８においては、置数データ「４」を式メモリ３のレジスタｂに記憶させ てステップＳ１に戻る。When the "ab / c" key 1c is input for the first time, NO is determined in step S2, YES is determined in step S5, and the process proceeds to step S6. In step S6, since the content of the frequency register X is "0", it is determined to be NO and the process proceeds to step S7. In step S7, the content of the frequency register X is incremented by 1 to become "1". After execution of step S7, the process returns to step S1. When the numerical value "4" is entered, the process proceeds from step S2 to step S3. In step S3, the content of the frequency register X is "1", so the flow proceeds to step S8. In step S8, the numerical data "4" is stored in the register b of the expression memory 3, and the process returns to step S1.
【００２７】 最後に、「＝」キー１ｄを入力すると、ステップＳ２，Ｓ５，Ｓ１０で夫々ＮＯ と判断され、ステップＳ１７でＹＥＳと判断されてステップＳ１８に進む。ステ ップＳ１８においては仮分数フラグＦ1 のみ「１」がセットされているか否かが判 断される。いま、仮分数フラグＦ1 にのみ「１」がセットされているので、ＹＥＳ と判断されてステップＳ２１に進む。ステップＳ２１では分数演算が実行されて 、分数演算の結果が仮分数表示される。ステップＳ２１の実行後は図５の処理を 終了する。従って、結果表示は図３に示すように“１０９」２０”という仮分数 形式で表示される。Finally, when the "=" key 1d is input, NO is determined in steps S2, S5 and S10, YES is determined in step S17, and the process proceeds to step S18. At step S18, it is judged whether only the improper fraction flag F 1 is set to "1". Since only the improper fraction flag F 1 is set to "1", YES is determined and the process proceeds to step S21. In step S21, a fractional calculation is executed, and the result of the fractional calculation is displayed in an improper fraction. After execution of step S21, the process of FIG. 5 is terminated. Therefore, the result display is displayed in the improper fraction format of "109" 20 "as shown in FIG.
【００２８】 (３)仮分数と帯分数の両方を含む分数式を計算する場合 次に、図４に示すような仮分数と帯分数の両方を含む分数式を計算する場合を 説明する。この場合、「ＡＣ」キー１ｅを操作して仮分数フラグＦ1 、帯分数フ ラグＦ2 、回数レジスタＸをクリアする。初めに、数値キー１ａを操作して数値「 １１」を置数すると、上述と同様に、ステップＳ２からステップＳ３に進む。ス テップＳ３では回数レジスタＸの内容が「０」なのでステップＳ４に進む。ステッ プＳ４においては、置数データ「１１」をレジスタａに記憶させてステップＳ１に 戻る。(3) Calculating a Fractional Mathematical Formula Including Both Improper Fraction and Mixed Number Next, a case of calculating a fractional formula including both improper fraction and mixed number as shown in FIG. In this case, the "AC" key 1e is operated to clear the improper fraction flag F 1 , the mixed fraction flag F 2 , and the count register X. First, when the numerical key 1a is operated to enter the numerical value "11", the process proceeds from step S2 to step S3 in the same manner as described above. At step S3, the content of the frequency register X is "0", so the routine proceeds to step S4. In step S4, the numeral data "11" is stored in the register a and the process returns to step S1.
【００２９】 １回目の「ａ ｂ／ｃ」キー１ｃを入力すると、ステップＳ２ではＮＯ、ステ ップＳ５でＹＥＳと判断されてステップＳ６に進む。ステップＳ６では回数レジ スタＸの内容は「０」なのでＮＯと判断されてステップＳ７に進む。ステップＳ７ では回数レジスタＸの内容が＋１されて「１」となる。ステップＳ７の実行後はス テップＳ１に戻る。数値「５」を置数すると、ステップＳ２からステップＳ３に進 む。ステップＳ３では回数レジスタＸの内容が「１」なのでステップＳ８に進む。 ステップＳ８においては、置数データ「５」を式メモリ３のレジスタｂに記憶させ てステップＳ１に戻る。When the "ab / c" key 1c is input for the first time, NO is determined in step S2, YES is determined in step S5, and the process proceeds to step S6. In step S6, since the content of the frequency register X is "0", it is determined to be NO and the process proceeds to step S7. In step S7, the content of the frequency register X is incremented by 1 to become "1". After execution of step S7, the process returns to step S1. When the numerical value "5" is entered, the process proceeds from step S2 to step S3. In step S3, the content of the frequency register X is "1", so the flow proceeds to step S8. In step S8, the numerical data "5" is stored in the register b of the expression memory 3, and the process returns to step S1.
【００３０】 演算子「＋」を入力すると、上述と同様に、ステップＳ２，Ｓ５で夫々ＮＯ、ス テップＳ１０でＹＥＳと判断されてステップＳ１１に進む。ステップＳ１１にお いては演算子「＋」の演算子コードが式メモリ３の演算子レジスタに記憶され、ス テップＳ１２では回数レジスタＸの内容が「１」か否かが判断される。いま、回数 レジスタＸの内容は「１」なのでＹＥＳと判断されてステップＳ２０に進む。ステ ップＳ２０においては仮分数フラグＦ1 に「１」がセットされる。ステップＳ２０ からはステップＳ１４に進む。ステップＳ１４では、上述と同様に、レジスタａ 、レジスタｂに記憶された置数データは約分処理されて、ステップＳ１５におい て夫々レジスタＡ、レジスタＢにシフトされる。次のステップＳ１６においては 回数レジスタＸに「０」が書き込まれてクリアされ、ステップＳ１に戻る。When the operator “+” is input, similarly to the above, NO is determined in steps S2 and S5, respectively, and YES is determined in step S10, and the process proceeds to step S11. In step S11, the operator code of the operator "+" is stored in the operator register of the expression memory 3, and in step S12, it is determined whether or not the content of the frequency register X is "1". Since the content of the frequency register X is "1", it is determined to be YES and the process proceeds to step S20. At step S20, the improper fraction flag F 1 is set to "1". The process proceeds from step S20 to step S14. In step S14, similarly to the above, the numerical data stored in the registers a 1 and b 2 is reduced and shifted to the registers A and B in step S15, respectively. In the next step S16, "0" is written and cleared in the frequency register X, and the process returns to step S1.
【００３１】 数値「３」を置数すると、ステップＳ２からステップＳ３に進む。ステップＳ３ では回数レジスタＸの内容が「０」なのでステップＳ４に進む。ステップＳ４にお いては、置数データ「３」を式メモリ３のレジスタａに記憶させてステップＳ１に 戻る。１回目の「ａ ｂ／ｃ」キー１ｃを入力すると、ステップＳ２ではＮＯ、 ステップＳ５でＹＥＳと判断されてステップＳ６に進む。ステップＳ６では回数 レジスタＸの内容は「０」なのでＮＯと判断されてステップＳ７に進む。ステップ Ｓ７では回数レジスタＸの内容が＋１されて「１」となる。ステップＳ７の実行後 はステップＳ１に戻る。When the numerical value “3” is entered, the process proceeds from step S2 to step S3. In step S3, the content of the frequency register X is "0", so the flow proceeds to step S4. In step S4, the numerical data "3" is stored in the register a of the expression memory 3, and the process returns to step S1. When the "ab / c" key 1c for the first time is input, NO is determined in step S2, YES is determined in step S5, and the process proceeds to step S6. In step S6, since the content of the frequency register X is "0", the determination is NO, and the process proceeds to step S7. In step S7, the content of the frequency register X is incremented by 1 to become "1". After execution of step S7, the process returns to step S1.
【００３２】 数値「１」を置数すると、ステップＳ２からステップＳ３に進む。ステップＳ３ では回数レジスタＸの内容が「１」なのでステップＳ８に進む。ステップＳ８にお いては、置数データ「１」を式メモリ３のレジスタｂに記憶させてステップＳ１に 戻る。２回目の「ａ ｂ／ｃ」キー１ｃを入力する。これにより、ステップＳ２ ではＮＯ、ステップＳ５でＹＥＳと判断されてステップＳ６に進む。ステップＳ ６では回数レジスタＸの内容は「１」なのでＮＯと判断されてステップＳ７に進む 。ステップＳ７では回数レジスタＸの内容が＋１されて「２」となり、ステップＳ １に戻る。数値「４」を置数すると、ステップＳ２からステップＳ３に進む。ステ ップＳ３では回数レジスタＸの内容が「２」なのでステップＳ９に進む。ステップ Ｓ９においては、置数データ「４」を式メモリ３のレジスタｃに記憶させてステッ プＳ１に戻る。When the numerical value “1” is entered, the process proceeds from step S2 to step S3. In step S3, since the content of the frequency register X is "1", the process proceeds to step S8. In step S8, the numerical data "1" is stored in the register b of the expression memory 3, and the process returns to step S1. Press the "ab / c" key 1c for the second time. As a result, NO is determined in step S2, YES is determined in step S5, and the process proceeds to step S6. In step S6, since the content of the frequency register X is "1", it is determined to be NO and the process proceeds to step S7. In step S7, the content of the frequency register X is incremented by 1 to become "2", and the process returns to step S1. When the numerical value "4" is entered, the process proceeds from step S2 to step S3. At step S3, the content of the frequency register X is "2", so the routine proceeds to step S9. In step S9, the numerical data "4" is stored in the register c of the expression memory 3 and the process returns to step S1.
【００３３】 最後に、「＝」キー１ｄを入力すると、ステップＳ２，Ｓ５，Ｓ１０で夫々ＮＯ と判断され、ステップＳ１７でＹＥＳと判断されてステップＳ１８に進む。ステ ップＳ１８においては仮分数フラグＦ1 のみ「１」がセットされているか否かが判 断される。いま、仮分数フラグＦ1 にのみ「１」がセットされているので、ＹＥＳ と判断されてステップＳ２１に進む。ステップＳ２１では分数演算が実行されて 、分数演算の結果が仮分数表示される。ステップＳ２１の実行後は図５の処理を 終了する。従って、結果表示は図４に示すように“１０９」２０”という仮分数 形式で表示される。Finally, when the “=” key 1d is input, NO is determined in steps S2, S5, and S10, YES is determined in step S17, and the process proceeds to step S18. At step S18, it is judged whether only the improper fraction flag F 1 is set to "1". Since only the improper fraction flag F 1 is set to "1", YES is determined and the process proceeds to step S21. In step S21, a fractional calculation is executed, and the result of the fractional calculation is displayed in an improper fraction. After execution of step S21, the process of FIG. 5 is terminated. Therefore, the result display is displayed in the improper fraction format of "109" 20 "as shown in FIG.
【００３４】[0034]
この考案によれば、操作者の意向を推測し、分数計算の出力の際に置数された 分数の形式と同じ形式で分数計算の計算結果を表示するようにしたので、表示さ れた計算結果の変換動作が不要になり、操作性が向上するという効果がある。 According to this invention, the operator's intention is guessed, and the calculation result of the fractional calculation is displayed in the same format as the fractional number that was registered when outputting the fractional calculation. There is an effect that the conversion operation of the result becomes unnecessary and the operability is improved.
【図１】小型電子式計算機の回路構成を示すブロック図
である。FIG. 1 is a block diagram showing a circuit configuration of a small electronic calculator.
【図２】分数式、キー操作、および結果表示の例を示す
図である。FIG. 2 is a diagram showing examples of fractional expressions, key operations, and result display.
【図３】分数式、キー操作、および結果表示の例を示す
図である。FIG. 3 is a diagram showing examples of fractional expressions, key operations, and result display.
【図４】分数式、キー操作、および結果表示の例を示す
図である。FIG. 4 is a diagram showing examples of fractional expressions, key operations, and result display.
【図５】動作を示すフローチャートである。FIG. 5 is a flowchart showing an operation.
１…キー入力部 ２…ＣＰＵ ３…式メモリ ４…表示部 1 ... Key input unit 2 ... CPU 3 ... Formula memory 4 ... Display unit
Claims (1)
いて、分数式を入力するための特定キーを有する入力手
段と、上記特定キーの操作回数を記憶する記憶手段と、
分数表示が可能な表示手段と、上記記憶手段に記憶され
た上記特定キーの操作回数に応じて入力された分数式が
仮分数か帯分数かを判断する判断手段と、この判断手段
の判断結果に応じて分数計算の結果を上記表示手段に仮
分数表示または帯分数表示させる表示制御手段とを具備
したことを特徴とする小型電子式計算機。1. A compact electronic computer capable of calculating a fraction, an input means having a specific key for inputting a fractional expression, and a storage means for storing the number of times of operation of the specific key.
Display means capable of displaying a fraction, judging means for judging whether a fractional expression inputted according to the number of times of operation of the specific key stored in the storing means is an improper fraction or a mixed fraction, and a judgment result of this judging means And a display control means for displaying the result of the fraction calculation on the display means according to the provisional fraction display or mixed fraction display.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10686191U JPH0555245U (en) | 1991-12-25 | 1991-12-25 | Small electronic calculator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10686191U JPH0555245U (en) | 1991-12-25 | 1991-12-25 | Small electronic calculator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555245U true JPH0555245U (en) | 1993-07-23 |
Family
ID=14444355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10686191U Pending JPH0555245U (en) | 1991-12-25 | 1991-12-25 | Small electronic calculator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555245U (en) |
-
1991
- 1991-12-25 JP JP10686191U patent/JPH0555245U/en active Pending
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