JPH0552100B2 - - Google Patents

Description

請求の範囲 １ デイジタルデータでアナログ信号を変調およ
び復調し、音声帯域通信チヤネルの予め選択され
た形成でそのアナログ信号を送信および受信する
集積回路装置であつて、 デイジタルデータでアナログ信号を変調し、複
数の周波数偏移キード信号化スタンダードのうち
選択された１つに従つて周波数偏移キードアナロ
グ信号を発生し、その周波数偏移キードアナログ
信号を送信するための変調および送信手段と、 アナログ周波数偏移キード信号を受け、前記複
数の周波数偏移キード信号化スタンダードのうち
選択された１つに従つて前記信号を復調するため
の受信手段と、 音声帯域通信チヤネルの予め選択された形式に
従つて前記複数の信号化スタンダードのうち１つ
を予め選択する制御手段とを備え、 前記変調および送信手段は、 供給されたデイジタルデータのビツト値に従つ
て周波数を選択し、アドレス増分の大きさを表わ
す対応する並列なデイジタルワード信号を発生す
る選択手段と、 前記並列なデイジタルワード信号に応答してそ
の並列なデイジタルワードを直列ビツトストリー
ムに変換する第１の変換手段と、 前記直列ビツトストリームの各個別のビツトを
第２のビツトストリームの各個別のビツトに加え
る加算手段と、 クロツク信号に同期して加えられるビツトスト
リームを直列にアキユムレートして前記第２のビ
ツトストリームを発生するアキユムレート手段
と、 正弦波の1/4サイクルを構成するデイジタルデ
ータを記憶する記憶手段と、 前記第２のビツトストリームをクロツクされた
並列信号のシーケンスに変換する第２の変換手段
と、 前記第２の変換手段から第１の最上位ビツトを
除く前記並列信号を受け、前記並列信号の第２の
最上位ビツトと残りの各ビツトとの排他的論理演
算を行ない、演算結果をアドレス信号として前記
記憶手段に与える第１の排他的論理演算手段と、 前記第２の変換手段から並列信号の前記第１の
最上位ビツトと前記記憶手段から読出されたデイ
ジタルデータの各ビツトとの排他的論理演算を行
ない、演算結果および前記第１の最上位ビツトを
前記選択された周波数を有する正弦波信号のデイ
ジタル表示として発生する第２の排他的論理演算
手段と、 音声帯域通信をチヤネルを励起するため前記デ
イジタル表示を変調されたアナログ信号に変換す
るデイジタル−アナログコンバータとを含み、 前記デイジタル表示は、前記第１の最上位ビツ
トを符号ビツトとして含む１の補数表示である、
集積回路装置。

２ 前記変調および送信手段はさらに予め選択可
能なバンドパス特性を有するデイジタル時間領域
フイルタ手段をさらに含み、前記フイルタ手段は
前記デイジタル変調信号を受け、前記信号化スタ
ンダードの前記選択された１つに従つて前記信号
を重みづけるように作動する、請求の範囲第１項
記載の装置。

３ 前記フイルタ手段は前記信号化スタンダード
の各々ごとに予め選択された重みづけをする係数
の組をストアしたデイジタル的にプログラム可能
な無限インパルス応答処理手段を含みかつ乗算を
行なうためデイジタル値信号のビツト位置をシフ
トさせるための手段を有する、請求の範囲第２項
記載の装置。

４ 前記受信手段は受信した信号を復調するのに
用いるため受信されたアナログ信号を前記アナロ
グ信号のサンプルデイジタル表示に変換するため
の手段を含む、請求の範囲第１項記載の装置。

５ 前記受信手段はさらに予め選択可能なローパ
スおよびバンドパス特性を有するデイジタル時間
領域フイルタ手段を含み、前記フイルタ手段は前
記アナログ−デイジタル変換手段を介してデイジ
タル信号を受け、前記信号化スタンダードの前記
選択された１つに従つて前記デイジタル信号を重
みづけるように作動する、請求の範囲第４項記載
の装置。

６ 前記フイルタ手段は、ローパスフイルタ処理
のためデイジタル的にプログラム可能な部分と、
バンドパスフイルタ処理のためデイジタル的にプ
ログラム可能な部分とを含み、前記デイジタル的
にプログラム可能な部分は信号処理手段に組み入
れられており、前記信号処理手段は前記信号処理
スタンダードの各々のものに従つて前記部分の
各々のものに用いるため予め選択された重みづけ
の係数の組をストアする、請求項の範囲第５項記
載の装置。

７ 前記受信手段はさらに前記信号処理手段へ組
み入れられる積復調手段を含む、請求の範囲第６
項記載の装置。

発明の背景 発明の分野 この発明は、周波数偏移キード（FSK）技術
に従つて作動する変調器および復調器（モデム）
を合併した電気通信インタフエース回路に関する
ものである。電話回線を介してデイジタルデータ
を通信する際に、電話回線または他の通信チヤネ
ルの特性と両立し得るアナログ信号へ、直列デイ
ジタルデータを変換するためのインタフエース回
路を用いる必要がある。インタフエースは一般的
にモデムとして知られる装置を含み、これは非同
期直列デイジタルデータストリームを、音声帯域
チヤネルのような特定形式のチヤネルの伝送特性
と両立し得るアナログ信号に変換するように作動
的であり、かつそのようなチヤネルを介してアナ
ログ信号を受信しかつアナログ信号をデイジタル
データストリームに変換する。種々の通信スタン
ダードが電話回線による通信に対して確立されて
いる。典型的な形式の通信は毎秒300から1200個
の記号のデータ率範囲において周波数偏移キード
（FSK）変調による。FSK変調は記号当たり１ビ
ツトの情報の伝送を含み、そのビツト値は２つの
予め選択された周波数のうち１つを選択すること
によつて決定される。

FSK変調を用いる非同期直列通信に対するス
タンダードがアメリカ合衆国およびヨーロツパに
おいて採用されている。これらのスタンダードは
アメリカ合衆国ではBell103／113およびBell202
として知られるモデム、およびヨーロツパでは
CCITT V.21およびV.23モデムに用いられてい
る。さらに、非同期直列データ通信用のインタフ
エース制御のためのスタンダードが確立されてい
る。EIAスタンダードRS−232Cは直列非同期回
線を介しての通信に必要な本質的な端末制御信号
を規定する。CCITTスタンダードV.24はヨーロ
ツパの標準的な装置のための本質的な端末制御信
号を特定する。比較的高価でないワンチツプのプ
ログラム可能なモデムは電気通信において広範囲
な応用および需要を見い出しているようである。
たとえば、英国のVIEWDATAシステム、フラ
ンスの郵便電話および電報電子電話デイレクトリ
ー、アメリカンテレフオン アンド テレグラフ
カンパニーのアドバンスト コミユニケーシヨ
ン システムのような遠隔アクセス情報システム
の端末における、ならびにコンピユータおよび装
置の遠隔診断のために用いられる端末における特
定の応用がある。

先行技術の説明 過去において、電話回線により通信するため
に、特定のスタンダードおよびスピードに対して
専用されたモデムが必要とされていた。或る形式
のモデムは一般に他の形式のモデムと通信するこ
とができなかつた。しかしながら、２以上の形式
のモデムを併用し、それによつて種々のスタンダ
ードおよび形式のモデムと通信することができる
システムが構成されていた。

これまでは、低速のFSKモデムは、周波数領
域フイルタ、検出器および変調器を含む数多くの
アナログ回路を用いて実現されていた。このよう
なアプローチは単一モードの動作が望まれるとき
は相当に経済的である。数多くのデイスクリート
なデイジタル回路からFSKモデムを実現しよう
とするよりも、デイスクリートなアナログコンポ
ーネントを用いてFSKモデムを実現する方がは
るかに経済的でもある。特に、これまでに意図さ
れていたデイジタルフイルタは多大なハードウエ
アおよび実質的な電力を必要とする複雑な構造で
ある。さらに、デイジタル構造はデイジタル−ア
ナログおよびアナログ−デイジタルコンバータを
用いる必要がある。演算論理装置、リード オン
リ メモリ（ROM）およびランダム アクセス
メモリ（RAM）もまたデイジタルフイルタ構
造を実現するのに要求される。それゆえに、非常
に簡単な単一目的のデイジタルフイルタは複雑な
多量モードのデイジタルフイルタとほとんど同じ
ぐらいのシリコンハードウエアを必要とする。

そのような応用のためにデイジタルフイルタを
用いる際の他の問題点は多量の演算処理による電
力消散であつた。典型的なデイジタルフイルタで
は、多量の電力を消散する高速マルチブライヤが
必要とされる。電気通信システムでは電力消費が
非常に低くなければならない。アナログフイルタ
はデイジタルフイルタよりも電力消費が低かつ
た。したがつて、歴史的には、先行技術の構成は
デイジタルアプローチよりもむしろアナログアプ
ローチを用いていた。

これまでは、アナログまたはデイジタル形式の
１個の集積回路にFSKモデムを構成することが
できなかつた。アナログ回路の解決では、実質的
な制限が、１個のシリコン回路のダイスに組み入
れられることができる集積量にある。１個の回路
のダイスのデイジタル実現はこれまでは、速度お
よび製造工程の制限のため現実的ではなかつた。
実際、専用された、すなわち、単一モードの応用
のためのデイジタル回路を実現するコストは
FSKモードのデイジタル実現を困難にさせてい
るようである。

発明の概要 先行技術において遭遇する問題を克服するため
に、複数個の現存するFSK変調器−復調器（モ
デム）速度およびスタンダードを相入れることが
できるように予め選択的に形成された１個の集積
回路が提供される。この発明による装置は最小の
外部接続の１個の回路ダイスで、デイジタル的に
プログラム可能な時間領域のデイジタルフイルタ
リング、デイジタル検出、デイジタル信号合成な
らびにアナログ−デイジタルおよびデイジタル−
アナログ変換を行なう。各構成において、演算論
理、データ経路およびメモリ装置が共用される。
フイルタの応答はメモリ装置に記憶された予め選
択可能な係数値によつて決定される。それゆえ
に、すべてのフイルタ特性はそれらの係数を変形
することによつて簡単に実現される。これらの係
数はメモリ手段において用いるため予め決定され
かつ記憶されていてもよい。予め決定された係数
は、係数の選択および動作のスタンダードに関し
その装置を命令する外部から与えられる並列デイ
ジタル信号によつてフイルタにおいて、呼出され
かつ実現される。特定機能の処理は有効なテーブ
ルルツクアツプ方法によつて実現される。乗算は
デイジタルの場所のビツトシフトのみを必要とす
るナンバーベースを用いることによつて簡略化さ
れる。

（シリコン領域に基づく）フイルタのコスト対
複雑さ（または困難さの程度）およびそのフイル
タから要求されるパーフオーマンスを比較する際
に、アナログ型のフイルタではコストは複雑さに
直線的に比例して増大するということが注目され
ていた。しかしながら、デイジタルフイルタの場
合は、高い初期コストを払つても、或る形式の付
加的な複雑さを加えるための価格は大きく減じら
れる。この１つの理由は、デイジタルフイルタは
ハードウエアを多量化し時分割することができる
のに対し、アナログフイルタはすることができな
いからである。デイジタルフイルタはまた何ら精
密なコンポーネントを必要としないのに対し、ア
ナログフイルタはパーフオーマンス仕様を満たす
ため、多数の精密なコンポーネント（これはトリ
ミングされなければならず非常に低いドリフトを
有しなければならない）を必要とする。

この発明による好ましい実施例では、Ｎチヤネ
ルMOS技術が用いられて、複数個の現存する
FSKモデムスタンダードを規定するようにピン
プログラム可能な28ピン装置を提供する。電話回
線インタフエースはデータアクセス構成（DAA）
またはその装置を電話回線へ接続するための音響
カプラを介して外部から与えられなければならな
い。ユニバーサル非同期受信機送信機（UART）
が装置をデータ端末へ接続するために用いられて
もよい。その送信機は、デイジタル変調信号によ
つて選択された動作周波数を有する、UARTか
らの信号を受ける正弦波シンセサイザと、プログ
ラム可能なデイジタルバンドパスフイルタと、電
話接続への結合のためのデイジタル−アナログコ
ンバータとを含む。受信機は電話回線からのアナ
ログ信号を受信しそれをデイジタル形式に変換す
るように作動的なアナログ−デイジタルコンバー
タと、プログラム可能なデイジタルバンドパスフ
イルタと、デイジタルデータストリームを回復す
るための搬送波検出器および情報復調器とを含
む。適当なインタフエース制御回路が設けられ、
それによつて必要な制御信号が適当なインタフエ
ーススタンダードに従つて発生される。

この発明の主たる目的は、デイジタルデータで
アナログ信号を変調および復調することができる
新規な多重モードFSKモデム回路を提供するこ
とである。

この発明のさらに他の目的は、電気通信装置の
信号処理部分に用いるための改良されたデイジタ
ルフイルタ技術を提供することである。

この発明は添付図面に関して行なわれる以下の
詳細な説明を参照することによつてよりよく理解
されよう。

関連特許出願の参照 次の特許出願を参照することによつてここに援
用し、この発明のエレメントに関する教示技術の
目的のためその一部とする。

1980年６月18日出願のRussell Jay Apfelの連
続番号のPCT／US80／00752の
INTERPOLATIVE ENCODER FOR
SUBSCRIBER LINE AUDIO PROCESSING
CIRCUIT APPARATUS。

1980年６月18日出願の、Russell Jay Apfelほ
かの連続番号PCT／US80／00753の
INTERPOLATIVE ANALOG−TO−
DIGITAL CONVERTER FOR SUBSCRIBER
LINE AUDIO。

1980年６月18日出願のRussell Jay Apfelほか
の連続番号PCT／US80／00754のSUBSCRIBER
LINE AUDIO PROCESSING CIRCUIT
APPARATUS。

【図面の簡単な説明】

第１図はこの発明による装置が用いられるシス
テムのブロツク図である。

第２図はこの発明による送信機信号処理鎖の詳
細なブロツク図である。

第３図はこの発明による受信機信号処理鎖の詳
細なブロツク図である。

第４図は送信機および受信機におけるバンドパ
スフイルタに用いられる形式の２次キヤノニツク
（canonlc）フイルタ部分の図である。

特定の実施例の詳細な説明 さて、第１図を参照して、通信カプラ１２およ
びデータ端末１４とともに用いるためこの発明に
よるFSK変調器−復調器（モデム）１０のブロ
ツク図が示される。典型的な通信カプラ１２は通
信装置の供給者によつて特定されるデータアクセ
ス構成（DAA）または音響カプラである。通信
カプラ１２は音声帯域通信チヤネルとインタフエ
ースするように意図されており、このチヤネルを
介して300−1200ボー速度範囲の周波数偏移キー
ド信号が通信される。

データ端末１４はたとえばEIAスタンダード
RS−232CおよびCCITT V.24により特定される
ような或る端末制御信号の制御に従つて直列の非
同期データを受信および送信するようにされた多
種多様なデータ端末装置（DAE）のうちの１つ
である。ユニバーサルな非同期受信機送信機
（UART）がデータ端末装置に組み入れられても
よい。モデム１０は“ハンドシエイク
（handshake”制御のため９個の異なる端末制御
信号ビツトを与えまたは受けるようにされてい
る。さらに、モデム１０は選択された作動モード
を特定する５個のビツトを受けるようにされてい
る。モード制御装置１６は多数のTTLコンバチ
ブルスイツチまたはハードワイヤード接続であつ
てもよく、モデム１０の動作速度および信号特性
を特定するため外部モード制御を行なう。

一般にモデム１０は、送信機（送信手段）１
８、受信機（受信手段）２０、およびタイミング
制御装置（タイミング制御手段）２４を備えたイ
ンタフエース制御装置（インタフエース制御手
段）２２からなる。通信カプラ１２は電話回線を
受信機２０へ結合する。受信機信号経路はアナロ
グ前置フイルタ２６、アナログ−デイジタルコン
バータ（ADC）２８、デイジタルバンドパスフ
イルタ（デイジタルバンドパスフイルタ手段）３
０、デイジタル復調器（デイジタル復調手段）３
２および搬送波検出器（搬送波検出手段）３４を
含む。動作において、非同期直列データがメイン
チヤネル出力３６またはバツクチヤネル出力３８
のいずれかを介して与えられる。バツクチヤネル
出力はデイジタルループバツク４０を介して送信
機１８の送信されたデータバツクチヤネル入力４
２へ結合されてもよい。搬送波検出器３４からの
搬送波検出信号はインタフエース制御装置２２へ
結合される。インタフエース制御装置２２の対応
する搬送波検出出力端子はデータ端末１４へ結合
される。

データ端末１４から通信カプラへの伝送信号経
路は、正弦波シンセサイザ（正弦波合成手段）４
４と、デイジタルバンドパスフイルタ（デイジタ
ルバンドパスフイルタ手段）４６と、デイジタル
−アナログコンバータ（DAC；デイジタル−ア
ナログコンバータ手段）４３と、アナログローパ
スフイルタ（アナログローパスフイルタ手段５０
とを含む。ユーザの選択で、アナログループバツ
ク５８が搬送波出力端子５２と、受信された搬送
波入力端子５４との間に設けられてもよい。さら
に、水晶５６または他の適当なクロツクの制御に
よるタイミング制御装置２４はタイミング制御信
号を送信機１８と、受信機２０とインタフエース
制御装置２２とへ与える。インタフエース制御装
置２２は、与えられたモード制御信号および端末
制御信号に応答して送信機１８および受信機２０
を形成するステートマシンである。

この発明によるモデム１０は好ましくは28ピン
の集積回路のパツケージにおいてＮチヤネル
MOS技術を用いて構成され、すべてのデイジタ
ル入力および出力信号端子はTTL型論理レベル
と両立し得る。

５個のモード制御入力ビツトMC0，MC1，
MC2，MC3およびMC4は、送信機１８と受信機
２０との間の通常の動作モードおよび特別なルー
プバツク動作モードを特定する。たとえば、モー
ド制御は次の標準の形態を特定してもよい。

Bell 103 Originate 300bps全二重 Bell 103 Answer 300bps全二重 Bell 202 1200 bps半二重 Bell 202 等化器付 1200bps半二重 CCITT V.21 Originate 300bps全二重 CCITT V.21 Answer 300bps全二重 CCITT V.23 Mode ２ 1200bps 半二重 CCITT V.23 Mode ２ 等化器付 1200bps
半二重 上述の標準の動作モードでは、インタフエース
制御装置２２は送信および受信フイルタを、選択
されたFSKモデム特性に従つて動作を行なうた
め正しいチヤネル周波数バンドへセツトする。デ
イジタルループバツク４０およびアナログループ
バツク５８が外部ピン接続に利用できる。特に、
デイジタルループバツクはバツクチヤネル出力端
子３８またはメインチヤネル出力端子３６と、バ
ツクチヤネル入力端子４２またはメインチヤネル
出力端子４３との間で行なわれてもよい。

選択された“ハンドシエイキング”制御ビツト
がインタフエース制御装置２２へ与えられる。こ
れらは、データ端末１４がモデム１０を介してデ
ータを送信および／または受信するのを希望する
ということを示すために用いられる、データ端末
準備（Data Terminal Ready）と、モデム１０
に命令してその送信モードを入れる、送信要求
（Request To Send ）と、インタフエース制御
装置２２がデータ端末１４に対して、データが送
信されてもよいということを示す、クリアセンド
（Clear To Send）と、搬送波検出器３４によつ
て検知された有効な搬送波信号が少なくとも最小
量の時間の間存在したことを示すデータ端末１４
への、インタフエース制御装置２２からの信号で
ある、キヤリアデイテクト（Carrier Detect）と
を含む。有効な搬送波が検出されていた（または
逆に、されていなかつた）時間長さの間のキヤリ
アデイテクト値は、形態に依存するものであり、
かつモード制御装置１６によつてプログラムされ
る。

或るモデムにおいて、特に1200bhsモデム形態
において、半二重動作のみが２線回線を介して許
容されることができる。それゆえに、狭帯域逆方
向チヤネルが、メインチヤネル受信機からおよび
メインチヤネル受信機へ送信するために設けられ
る。この目的のために、バツクチヤネル端子が設
けられる。“ハンドシエイキング”制御ビツトも
またバツクチヤネルのために設けられ、特にバツ
ク リクエスト トウ センド（Back Request
To Send）、バツク クリア トウ センド
（Back Clear To Send）およびバツク キヤリ
ア デイテクト（Back Carrier Detect）に対し
て設けられる。

さらに、電源オン／リセツト（Power ON／
OFF）信号ビツトが設けられ、このビツトはモ
デム１０をターンオンさせかつその状態を初期設
定するために用いられかつ、自動応答シーケンス
を開始させるために用いられるリング（RING）
信号が設けられる。

送信機動作 送信機１８は、データ端末１４または他の適当
なソースから直列２進デイジタルデータを受けか
つそのデータを、特定されたモデム形式のスタン
ダードに従つて周波数偏移キード変調により変調
されたアナログ信号に変換するように作動する。
搬送波出力端子５２のアナログ信号はチヤネルの
特性により課せられる電源およびスペクトルの制
御範囲内で電話回線に印加される。FSK変調は
ボー当たり１ビツトをエンコードし、そこにおい
て、論理１入力ビツトは第１周波数で正弦波信号
を誘起し、かつ論理０は第２周波数で正弦波を誘
起する。２つの論理状態間のデータ値をスイツチ
ングすることによつて、搬送波出力端子での信号
は２つの周波数の間、好ましくは連続する移相の
移り変わりの間で切換わる。所望の周波数で所望
の正弦波を発生させるために、正弦波シンセサイ
ザ４４が設けられる。正弦波はテーブルルツクア
ツプ機能によつて作られ、その出力は固定された
周波数のクロツクによつてストローブされる。テ
ーブルルツクアツプ機能に対するアドレスのイン
クリメントサイズは正弦波出力の周波数を制御す
る。

周波数偏移変調工程は主たる情報帯域の外側で
エネルギを発生させる。これらの側波帯は、好ま
しくは、隣接チヤネルおよび特に全二重システム
における関連のチヤネルとの干渉の可能性を最小
にするために、減衰される。予め選択可能な重み
づけ係数を備えたデイジタル時間領域バンドパス
フイルタ４６がスプリアス側波帯を減衰させるた
めに用いられる。デイジタル−アナログコンバー
タ４８はデイジタル的にフイルタされた信号を受
け、それを対応のアナログ信号に変換しかつそれ
をその出力上へ運ぶ。アナログポストフイルタ５
０がローパスフイルタとしてデイジタル−アナロ
グコンバータ４８の出力に設けられる。精密に制
御されるデイジタルフイルタが設けられかつコン
バータ４８のサンプリング速度が高いため、ポス
トフイルタ５０は簡単な単極Ｒ−Ｃ回路であつて
もよく、それは精密コンポーネントから構成され
る必要はない。

受信機動作 受信機２０はアナログ搬送波信号の形式の電話
チヤネルからのFSK変調された信号を受けるよ
うに作動的である。搬送波信号は前置フイルタ２
６へ印加され、それは簡単なアンチアライアジン
グの単極Ｒ−Ｃローパスフイルタである。前置フ
イルタ３６の出力はアナログ−デイジタルコンバ
ータ２８へ与えられ、かつ次いでデイジタルバン
ドパスフイルタ３０を通過し、信号対ノズルの比
を改善し、全二重形態に関連する独立のチヤネル
周波数を分離する。デイジタル的にフイルタされ
た出力は２進データを回復するためデイジタル復
調器３２によつてデイジタル的に復調される。さ
らに、受信機２０へ与えられた有効なデータの存
在を示すため搬送波検出信号が搬送波検出器３４
を介してデイジタル的に抽出される。

インタフエース制御動作 インタフエース制御装置２２はモデム１０のモ
ード制御選択およびハンドシエイキング動作を監
視し指令する。インタフエース制御装置２２は主
に遅延発生カウンタと、制御データの送信および
受信を制御するように作動的な２−ステートマシ
ンと、正しい送信周波数を選択するためのモード
制御論理と、送信および受信フイルタ形態などか
らなる。特に、インタフエース制御装置２２は２
ステートマシンを含み、そのうちの１つはモデム
の自動応答機能に関連の自動応答シーケンスおよ
びメインまたはバツクチヤネル送信を示し、他方
はメインまたはバツクチヤネルのいずれかれにつ
いての受信を実現する。２つの外部端末が示され
ているが、ただ１つの送信チヤネルおよび１つの
受信チヤネルのみが内部に用いられている。動作
において、この第１ステートマシンは初期設定シ
ーケンスを通過して初期状態を異なる信号に割当
てかつデータ端末準備信号の駆動を持つ。一旦デ
ータ端末準備信号が駆動されると、モデム１０は
特定化されたモデム特性に従つて作動的となる。
通常の半二重動作において、モデムはメインチヤ
ネルの伝送またはバツクチヤネルの受信またはそ
の逆である。この発明によれば、モデム１０の送
信機および受信機フイルタは信号入力に印加され
るのが予想される信号に従つて正しいチヤネルへ
セツトされる。送信要求が主張されると、送信機
バンドパスフイルタ４６および正弦波シンセサイ
ザ４４はメインチヤネル周波数で送信するように
セツトされ、受信フイルタ３０はバツクチヤネル
周波数を受信するようにセツトされる。全二重動
作において、ステートマシンはデータを同時に受
信または送信するため送信機１８および受信機２
０を構成する。２つの独立した300Hzのチヤネル
は通常電話回線の3000Hz帯域幅へ周波数多重化さ
れる。データ伝送は送信要求信号を主張すること
によつて始められる。送信されたデータ入力は内
部で、そのスタンドバイマーク状態（論理１）か
らスペース状態（論理０）へ解除され、かつ変調
された搬送波は送信された搬送波出力端子５２に
現われるようにさせられる。予め選択された遅延
に従い、クリアセンド信号が主張され、データが
主チヤネル入力端子４３を介して送信されること
ができるようにする。データ伝送は送信要求信号
がなくなるまで続く。予め選択された遅延に続
き、クリアセンド信号が落とされる。

全二重動作において、搬送波検出信号により示
されるように、データ受信は他のモデムとの通信
が確立された後の任意の時間に現われる。受信機
２０は少なくとも予め定められる時間長さの間有
効な搬送波を検出すると、出力搬送波検出信号が
主張され、メイン受信データ出力は、その有効デ
ータが受信されたデータ端子３６で受信されるこ
とができるように解除される。受信機が少なくと
も予め定められる時間長さの間搬送波の損失を検
出するまではデータが受入れられ、それに対して
搬送波検出出力が解除され、受信データ出力がそ
の論理レベルのうちの１つ、典型的にはマークレ
ベルへクランプされる。インタフエース制御装置
２２は好ましくは簡単なカウンタおよびプログラ
ムされた論理アレイすなわちカウンタをプリセツ
トするため予め選択された値を前もつてロードさ
れたリードオンメモリによつて実現される。

さて第２図に移ると、この発明による送信機信
号処理鎖の詳細なブロツク図が示される。送信機
１８は、周波数選択手段６０と、並列−直列コン
バータ６２と、１ビツトアダー６４と、コンバー
タ６２よりも１多いビツト容量を有する直列アキ
ユムレータ６６と、直列−並列コンバータ６８
と、コンバータ６８の選択された最上位ビツトを
受けるように結合される一連の第１の
EXCLUSIVE ORゲート７０と、第１のXORゲ
ート７０によつてアドレス指定されかつ正弦波の
１個の1/4の部分のための値が記憶される余弦リ
ードオンメモリ（余弦ROM）７２と、符号制御
操作手段７４とを含む。エレメント６０，６２，
６４，６６，６８，７０，７２および７４は正弦
シンセサイザ４４を構成する。他の形式のデイジ
タル正弦合成手段が知られている。たとえば、カ
リフオルニア州、サンデイエゴのWavetekはデ
イジタル正弦シンセサイザを組み入れた関数発生
器を販売している。

正弦波の符号の値を含む符号制御操作手段７４
の出力はデイジタルバンドパスフイルタ４６へ結
合され、その出力はデイジタル−アナログコンバ
ータ４８へ結合され、そのアナログ出力はアナロ
グポストフイルタ５０へ結合される。送信機１８
は４つの外部入力、すなわち、データ端子４２ま
たは４３（第１図）のデイジタルデータ入力、イ
ンタフエース制御装置２２（第１図）からのモー
ド選択入力７６、およびタイミング制御装置２４
（第１図）の制御に従つて一定の、相対的に高い
周波数のクロツクである、送信ストローブ入力８
０を有する。

周波数選択手段６０は典型的には少なくとも12
ビツト長の17ワード容量を有するリードオンメモ
リである。各ワードは異なる周波数を特定する。
周波数選択手段６０の出力は特性周波数に比例す
るインクリメントサイズを確立する定数である。
インクリメントサイズの値は並列−直列コンバー
タ６２へ与えられる。コンバータ６２の上位ビツ
トには、16−ビツトワードを確立するための先頭
の０がロードされる。16−ビツトワードは、１−
ビツトアダ−６４の第１入力へ与えられる直列パ
ルス列に変換される。１−ビツトアダー６４第２
入力は直列アキユムレータ６６の１ビツト出力か
らのフイードバツクライン８２である。

このようにして直列パルス列の各ビツトが直列
アキユムレータ６６の出力の対応するビツトに加
算され、それにより、直列アキユムレータ６６
は、連続的な正弦関数の値のアドレスを表わす値
を直列的に累積する。周波数を連続的にシフトさ
せる位相はインクリメント大きさを選択すること
によつて自動的に確立される。直列−並列コンバ
ータ６８はアキユムレータ６６出力を並列フオー
マツトに変換する。第１および第２の最上位ビツ
トを除く７個の最上位ビツト、すなわち第３ない
し第９の上位ビツトがゲート７０のバンクへ与え
られる。各EXCLUSIVE ORゲート７０は７入
力ビツトの各々で第２の最上位ビツトをマスクす
るように作動的である。一連のEXCLUSIVE
ORゲート７０の出力は７−ビツトアドレスであ
る。この出力が余弦ROM７２へ与えられ、それ
は1/4象限における正弦波の128個のサンプルの値
をストアする128−ワード８−ビツトのリードオ
ンメモリである。EXCLUSIVE ORゲート７０
に関する正弦波アキユムレータ６６は正弦波の選
択されたサンプルのアドレスを発生させる。余弦
ROM７２は、直列−並列コンバータ６８および
EXCLUSIVE ORゲート７０を介して直列アキ
ユムレータ６６から与えられる出力によつてアド
レス指定される。その結果、正弦波のサンプル値
が余弦ROM７２から順次読出される。正弦波の
値である、余弦ROM７２の８−ビツト出力は符
号制御操作手段７４ヘ与えられ、これはまた１組
のEXCLUSIVE ORゲートである。符号は直列
−並列コンバータ６８の最上位ビツトを
EXCLUSIVE ORゲート処理することによつて
発生され、８−ビツトの値の各ビツトは、MSB
が１のときROM値の１の補数を作り、MSBが０
のときROM値を通過させることができ、かつ前
記符号は符号制御手段７４の出力バスの９番目の
ビツトとして最上位ビツトを付け加えることによ
つて発生される。

第２図の実施例では、正弦波の1/4サイクルの
みについてのサンプル値が余弦ROM７２に記憶
される。各EXCLUSIVE ORゲート７０は、第
３ないし第９の上位ビツトの各々と第２の最上位
ビツトのイクスクリーシブORを取ることによ
り、余弦ROM７２に記憶されたサンプル値から
同じ極性における残りの1/4サイクルについての
サンプル値を生成する。また、EXCLUSIVE
ORゲートからなる符号制御手段７４は、直列−
並列コンバータ６８の出力の最上位ビツトと余弦
ROM７２から読出されるサンプル値とのイクス
クルーシブORを取ることにより、反対極性にお
ける残りの1/2サイクルについてのサンプル値を
生成する。

符号制御操作手段７４の出力はバンドパスフイ
ルタ４６へ与えられる。バンドパスフイルタ４６
は２個の入力ポート８６および８８を有する演算
論理装置（ALU）８４のまわりへ集められた簡
単なデータ処理装置と、出力アキユムレータ９０
と、48−ワードのランダムアクセスメモリ
（RAM）スクラツチパツド９２と、ユニバーサ
ルシフトレジスタ（USR）９４と、その出力が
最大７ビツト左または右へシフトされた入力であ
り、入力ポートＡ８６へ結合される２−入力マル
チプレクサと、入力ポートＢ８８へ結合されるマ
ルチプレクサ（MUX）９６と、制御リードオン
リメモリ（ROM）９８と、１次バツフアまたは
保持レジスタ（Ｔバツフア）１００とを含む。フ
イルタ構造の形式は、カリフオルニア州 サニー
ベイルのアドバンスト・マイクロ・デイバイシズ
によつて製造されるAm7901に組み入れられてお
り、かつ参照することによつてここに援用した特
許の開示に説明されている。

この発明の好ましい形態において、USR９４
は１個の多重化された入力で符号制御操作手段７
４からデイジタル入力信号を受けるように結合さ
れ、かつアキユムレータ９０の出力がUSR９４
の他の多重化入力へ与えられる。アキユムレータ
９０の出力はまたＴバツフア１００およびDAC
４８へ与えられる。Ｔバツフア１０の出力は
MUX９６でRAM９２のデータ出力で多重化さ
れる。RAM９２はデータ入力として、アキユム
レータ９０の出力データ信号を受ける。制御
ROM９８はALU８４の機能およびRAM９２の
アドレス機能を制御する。他の制御信号もまたバ
ンドパスフイルタ４６のタイミングおよび同様な
機能を調整するために用いられるということが理
解されるべきである。USR９４はフイルタにお
ける乗算機能を与える。

この発明の好ましい実施例では、デイジタルフ
イルタ３０，４６は最小数の１の構成でキヤノニ
ツク符号桁演算の変形された形式を用いる。演算
のキヤノニツク符号桁形式は３つの値、−１，０，
および＋１を用いることに基づいている。したが
つて、特定の値の２以上の表示がある。表示の選
択は最小数の１で行なわれる。最小の１の実現に
よつて直列構成でクロツクパルスを除去すること
ができかつまたデイジタル信号処理アルゴリズム
のより直接的な構成の場合におけるようなアレイ
マルチプライヤを用いる必要性を除去する。デイ
ジタルフイルタ３０，４６の構造は特に、すべて
の他の周波数を拒否している間に変調された
FSK信号の所望の周波数を通過させるように選
択された固定されたまたは緩やかに変化する計数
を有するプログラム可能なデイジタルバンドパス
フイルタを実現するためにうまく適合されてい
る。フイルタ特性を特定するパラメータまたは計
数はバンドパス機能の時間領域特性に従つて予め
選択されかつ次に、モード制御設定に応答して機
能を実現する制御ROM９８の適当なデータ検索
位置にアドレス指定される。フイルタ３０，４６
は１組みのダイレクトキヤノニツク２次部分であ
り、その部分において乗算が、USR９４におい
てビツト位置をシフトさせることによつて行なわ
れ、かつ加算および減算が演算論理装置８４によ
つて行なわれる。

さて、第３図に移ると、この発明による受信機
２０が示される。受信機の鎖は、アナログ入力端
子５４から、アナログ前置フイルタ２６と、アナ
ログ−デイジタルコンバータ２８と、ローパスデ
シメーシヨンフイルタ３０と、デイジタル復調器
３２と、搬送波検出器３４とを含み、復調器３２
と検出器３４はともにフイルタ３０の出力を受け
るように結合される。受信機はさらにバンドパス
フイルタ１０２と、電話回線振幅等化器１０６
と、選択的な自動利得制御手段（AGC）１０８
と、復調器（復調手段）１１０（これは好ましく
は位相遅延１１２、ビツトシフト型マルチプライ
ヤ１１４およびローパスフイルタ１１６からなる
移相型積復調器である）と、選択的なデイジタル
補間回路１１８およびビツトスライサ１２０とを
含む。デイジタルフイルタおよび復調器は送信機
フイルタに関して説明した構造の信号処理装置へ
組み入れられる。

ADC２８は好ましくは、アナログ信号を、す
べて０または一連の１またはそれよりも多い０お
よび一連の１またはそれ以上の１からなる一連の
多ビツト２進ワードへ変換する形式の補間コンバ
ータであり、０および１の列間の移り変わりは変
化されたデイジタル値を特定する。補間アナログ
−デイジタルコンバータの形式はベル研究所およ
びその他の刊行物に説明されており、アドバンス
ト・マイクロ・デイバイシズによつて製造される
Am7091に組み込まれている。

ローパスフイルタ３０は好ましくは、アライア
ジング効果を防止するためのADC２８のサンプ
リング速度に関して比較的低いサンプリング速度
で動作するデシメーシヨンフイルタである。実際
は、デシメーシヨンフイルタ３０は、サンプリン
グ速度を減らしかつ検出されるべきデータの分解
能を考慮する不必要な処理を除去するために、サ
ンプルを“捨てる”ローパスフイルタにすぎな
い。デシメーシヨンフイルタ３０は有限インパル
ス応答（FIR）型フイルタである。バンドパスフ
イルタ１０２は第２図のフイルタ手段４６の構造
に類似する構造を含む。フイルタ構造のためには
数多くの選択があるが、好ましい実施例は無限イ
ンパルス応答（IIR）型の６個の２次キヤノニツ
ク部分を含む。バンドパスフイルタ１０２は楕円
フイルタであるとともに、全通過群遅延等化器ま
たは位相調整を伴う全通過フイルタである。電話
回線等化器１０６がチヤネルの特性を補償するた
め高速モードにおいてのみ用いられる。それは
FIR型デイジタルフイルタである。フイルタグル
ープの出力は選択的な自動利得制御装置１０８へ
与えられ、この制御装置１０８はシステムの分解
能のすべてを利用するため最上位ビツト方向へ値
をシフトさせる装置にすぎない。搬送波検出器３
４は信号の十分に等化された形式（たとえば、バ
ンドパスフイルタ１０２または電話回線等化器１
０６のいずれかからの信号）かまたは、搬送波の
存在に対し信号を比較するために、ローパスフイ
ルタ３０のチヤネルフイルタされた出力のいずれ
かを受けるように作動的である。搬送波検出器３
４は帯域内信号から総信号を減算するように作動
する。検知された差がない場合、搬送波検出器３
４は搬送波がないことを示す。

デイジタル復調器１１０はデイジタルデータス
トリームから有益な情報を抽出するためキヤノニ
ツク符号演算をすべて利用する。移相器１１２は
変調周波数間の中心周波数で90°遅延の等価であ
る固定された遅延を導入する装置である。全通過
位相シフトフイルタは遅延を実現し周波数と位相
との間の関係を計算が容易であるためデイジタル
形式で簡単に実現される。積復調器１１０は同相
および逆相信号を掛け算することによつて復調さ
れた搬送波を抽出することができる。乗算器はキ
ヤノニツク符号演算で機能するようにされた加算
付10−ビツトシフタである。乗算器１１４の出力
はローパスデシメーシヨンフイルタ３０と実質的
に同一の構造であるローパスフイルタ１１６へ与
えられる。

ローパスフイルタ１１６の出力は選択的なデイ
ジタル補間回路１１８へ与えられる。デイジタル
補間回路１１８は、FSK信号のマークおよびス
ペース状態間の変調の時間をより正確に評価する
ために、零交差する近傍において復調された信号
を再構成するように作動する。１つの適した補間
回路１１８は“Zero Crossing Interpolator to
Reduce Isochronous Distortion In ａ Digital
FSK Modem”という名称の、Hans Pete
AlfkeおよびMichael K.Staufferの名義で出願さ
れた同時系属中の出願に開示されており、この出
願は本件出願と同じ譲受人に譲渡されており、参
照することによつてここに援用する（アトーニー
ドケツト132／8365−７）。

補間回路１１８の出力はデイジタル信号出力と
して補間回路１１８の出力から最上位ビツトを抽
出するためスライサ１２０へ与えられる。スライ
サ１２０の出力はソース送信機から回復された信
号を表わす直列２進デイジタルデータストリーム
として受信データ端子３８へ与えられる。スライ
サ１２０は符号ビツト出力として補間回路１１８
の構造に組み入れられてもよい。

第４図に移ると、この発明の受信機２０および
送信機１８に用いられるバンドパスフイルタの１
つの２次部分の典型的な２次キヤノニツク符号構
成が示されている。理解されるべきことは、この
部分はバンドパスフイルタ４６（第２図）のよう
な構造の一部として構成されることがである。

２次部分は２つの遅延、すなわち第１遅延２０
０および第２遅延２０２からなる。利得Ｇを有す
るスケーリング増幅器２０４が入力信号経路に配
置されてその信号を正規化し、内部のオーバフロ
ーを防止する。キヤノニツク部分はさらに２つの
総和接続点、すなわち、第１の３入力総和器２０
６および第２の３入力総和器２０８を含む。遅延
回路と総和器との間の各信号経路には、増幅器、
より特定的には係数乗算器、すなわちA₀，A₁，
A₂が第１の総和器２０６および２０８の間の順
方向ラインに設けられる。A₀係数乗算器２１０
は入力と出力との間に何の遅延もない信号を表わ
す位置にある。A₁係数乗算器２１２は入力およ
び出力間の１つの単位遅延を表わすための位置に
あり、A₂係数乗算器２１４は入力と出力との間
の２個の単位遅延を表わす位置にある。

係数乗算器B₁およびB₂が、第１および第２の
遅延位置と入力との間のフイードバツクを表わす
ために設けられる。特に、B₁係数乗算器２１６
は第１総和器２０６へ１単位だけ遅延された信号
のフイードバツクの値を表わし、かつB₂係数乗
算器２１８は係数乗算器２０６に対し２単位遅延
された信号のフイードバツクを表わす。

第４図の構造は、値E₀(n)が第１の総和器２０
６の出力にあり、値ｘ(n)が入力信号であり、値ｙ
(n)が出力信号であるということを示す、次の方程
式によつて数学的に表わされる。

E₀(n)＝Ｇ・ｘ(n)−B₁ ・E₀（ｎ−１）−B₂・E₀（ｎ−２） ｙ(n)＝A₀・E₀(n)＋A₁ ・E₀（ｎ−１）＋A₂・E₀（ｎ−２） これら２つの方程式を用いて、すべての２次フ
イルタ特性が時間領域においてシミユレートされ
ることができる。多重２次部分が縦続接続される
ことができ、より高次の部分は、さらに他の単位
遅延手段を並列に連鎖させることによつて構成さ
れてもよい。

この発明は特定の実施例に関して説明されてき
た。他の実施例も当業者にとつて明らかであろ
う。それゆえに、この発明は添付の請求の範囲に
示される以外に限定されるものではない。