JPH05501628A - How to refresh memory devices - Google Patents
How to refresh memory devicesInfo
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- JPH05501628A JPH05501628A JP51580290A JP51580290A JPH05501628A JP H05501628 A JPH05501628 A JP H05501628A JP 51580290 A JP51580290 A JP 51580290A JP 51580290 A JP51580290 A JP 51580290A JP H05501628 A JPH05501628 A JP H05501628A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。 (57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】 この発明は、メモリ装置、特にダイナミックランダムアクセスメモリ(DRAM )をリフレッシュする方法に関する。[Detailed description of the invention] The present invention relates to memory devices, particularly dynamic random access memory (DRAM). ) on how to refresh.
発明の背景 コンピュータシステムのためのランダムアクセスメモリ(RAM)は通常2つの 形態で実施されている、すなわちスタティックとダイナミックである。スタティ ックRAM技術においては、ひとたびデータか記憶セルに書き込まれると、その 値をそのセル内に維持するためにシステムかさらに動作をする必要かない。スタ ティックメモリの場合にはしたかってその内容をリフレッシュする必要かない。Background of the invention Random access memory (RAM) for computer systems typically has two It is implemented in different formats, namely static and dynamic. Stati In block RAM technology, once data is written to a storage cell, its No further action is required by the system to maintain the value within that cell. star In the case of tick memory, there is no need to refresh its contents.
ダイナミックRAM (DRAM)においてはセルのデータはキャパシタ上の電 荷の有無として記憶される。製造方法ならびに熱および雑音の影響に依存して、 キャパシタ上の電荷は次第に漏失する。したがって、セル内の電荷はそれを下回 ると信頼度のある検知かできないレベルまで漏出する前に、セルのデータを読み 出すことによりリフレッシュする必要かある。このリフレッシュ動作は、破壊的 な読み出し動作を行ない、その後引き続いてその適当なレベルまでセル内に電荷 を再蓄積する書き込み動作を行なうことにより実行される。In dynamic RAM (DRAM), cell data is stored on a capacitor. It is stored as whether there is a load or not. Depending on the manufacturing method and thermal and noise effects, The charge on the capacitor gradually leaks away. Therefore, the charge in the cell is less than that read cell data before it leaks to a level that can only be reliably detected. Is there a need to refresh by putting it out? This refresh behavior is destructive perform a read operation and then continue to charge the cell to its appropriate level. This is done by performing a write operation that re-accumulates the .
DRAMの製造業者は、情報か失われないことを保証するために、メモリかりフ レッシュされなければならない速度を特定している。電荷の漏れを引き起こす主 要な機構は熱的なものであり、かつ一般的には製造業者は装置の動作温度の範囲 の適切な端ての最大リフレッシュ間隔を、たとえば摂氏70度で8msのリフレ ッシュ期間といった具合に特定している。熱漏れ速度は温度の関数でありかつ周 知の経験則によれば摂氏10度の低減か漏れ速度を半分にするため、したかって 最大リフレッシュ期間を倍にする、すなわち摂氏60度で16m5のリフレッシ ュ期間になるというわけである。DRAM manufacturers provide memory space to ensure that information is not lost. Identifying the speed at which it must be refreshed. Main cause of charge leakage The mechanism required is thermal, and manufacturers typically specify the operating temperature range of the device. For example, set the maximum refresh interval at the appropriate end of 8ms refresh at 70 degrees Celsius It is specified in terms such as the flash period. The rate of heat leakage is a function of temperature and According to a well-known rule of thumb, in order to reduce the leakage rate by 10 degrees Celsius or halve the leakage rate, Double the maximum refresh period, i.e. 16 m5 refresh at 60 degrees Celsius This means that it will be a long period.
雑音の影響というものはその性質上ランダムでありかつふく射および局所的電気 的雑音といった源を含み得る。ふく射の場合のように、その雑音かセル内の電荷 を破壊するのであれば、そのレベルより下では電荷が立ち下がり得るというレベ ルを上げて、セルに当たった場合でもデータが失われることかないようにしなけ ればならないことを意味している。電気的雑音は検知動作をより困難なものにし 、かつ電気的に雑音の多い環境では、セルの電荷は、信頼のおこる検知を実行す るためにはあるレベルを超えるものでなければならない。その逆もまた真なりで 、電気的に静かな環境では、セルの電荷はより小さくされてもよくかつそれでも 高い信頼度で検知され得る。Noise effects are random in nature and include radiation and local electrical may include sources such as background noise. As in the case of radiation, that noise or the charge in the cell If you want to destroy the raise the level so that no data is lost even if a cell is hit. It means that it must be done. Electrical noise makes sensing operations more difficult. , and in an electrically noisy environment, the charge on the cell may be insufficient to perform reliable sensing. In order to achieve this goal, it must exceed a certain level. The opposite is also true , in an electrically quiet environment, the cell charge may be made smaller and still can be detected with high confidence.
電池で電力を供給されるコンピュータシステム等の低電力の装置では、電力消費 を低減するために使用され得る数々の技術かある。メモリリフレッシュから離れ て、静止したシステムにおいては、電力の使用は、メモリかりフレッシュされる 頻度とりフレッシュ動作の間に消費される電流の量に依存する。したかってリフ レッシュ期間の増加またはリフレッシュ動作の間に必要とされる電流の低減によ り、平均的電力の要件か低減されることになる。Low-power equipment, such as battery-powered computer systems, consumes less power. There are a number of techniques that can be used to reduce Stay away from memory refresh In a stationary system, power usage is limited to memory and refresh. The frequency depends on the amount of current consumed during the refresh operation. I want to riff By increasing the refresh period or reducing the current required during refresh operations. This will reduce average power requirements.
電流発生DRAMは数々のリフレッシュ機構を設計者にもたらし、すなわち2つ の最も重要なバリエーションかRASオンリーリフレッシュと、CASビフォー RASリフレッシュ(CAS before RAS refresh)である 。RASオンリーリフレッシュにおいては、システム設計者はとのロウがリフレ ッシュされるのかをRAMに知らせなければならず、かつ典型的にはこの方法は チップに対して10ビツトのアドレスのセットアツプとRASラインにパルスを 与えるステップを含む。CASビフォーRASリフレッシュでは、RAM内部の カウンタが使用されるが、RASおよびCASラインの双方がパルスを与えられ る。典型的には、CASビフオーRASリフレッシュ動作の際には、チップはR ASオンリーリフレッシュ動作の場合よりも約10%多い電力を消費することに なる。完全なシステムでは、これが文字通り10%の電力節約となるわけてはな く、というのもRASオンリーの場合ではチップに対してアドレスを駆動するた めに電力か必要となるからである。しかしながら、それてもなおRASオンリー リフレッシュを使用すれば、経済的に実施すれば電力の節約を示すことかできる と考えられる。Current-generating DRAMs offer designers a number of refresh mechanisms, namely two The most important variations are RAS only refresh and CAS before. RAS refresh (CAS before RAS refresh) . In RAS-only refresh, system designers The RAM must be informed whether it is to be flushed, and typically this method Set up a 10-bit address for the chip and pulse the RAS line. Including the step of giving. In CAS before RAS refresh, the internal RAM A counter is used, but both the RAS and CAS lines are pulsed. Ru. Typically, during a CAS-before-RAS refresh operation, the chip Approximately 10% more power is consumed than in the case of AS-only refresh operation. Become. In a complete system, this is not literally a 10% power saving. This is because in the case of RAS only, it is necessary to drive the address to the chip. This is because electricity is required for this purpose. However, it is still RAS only With Refresh, you can demonstrate power savings if implemented economically. it is conceivable that.
及盟 この発明により、DRAMをリフレッシュする方法か提供され、この方法によれ ば、DRAMの小さいセクション(S)か主要セクション(M)よりも遅い速度 でリフレッシュされ、セクションSに生じたデータのエラーか検知され、これら 2つのセクション(SとM)のリフレッシュ速度か調節される一方、セクション Sにおけるデータのエラーが重要でなくなるまてMセクションのリフレッシュ速 度はSセクションのリフレッシュ速度よりも高く維持される。alliance According to the present invention, a method for refreshing a DRAM is provided, and by this method, For example, the speed is slower than the small section (S) or the main section (M) of the DRAM. is refreshed, any errors in the data that have occurred in section S are detected, and these The refresh rate of the two sections (S and M) is adjusted while the section The refresh rate of the M section is such that errors in the data in S are no longer important. The refresh rate is maintained higher than the refresh rate of the S section.
これに関しては、セクションSが常により遅い速度でリフレッシュされ、セクシ ョンSのリフレッシュ速度が十分てなければ、セクションMにエラーが発生する 前にこのセクションにおけるエラーが明らかになる点に留意されたい。In this regard, section S is always refreshed at a slower rate, If the refresh rate of section S is not fast enough, an error will occur in section M. Note that errors in this section will become apparent earlier.
したかって、セクションSは既存の環境条件に対する最適なリフレッシュ速度を 決定するために、チップのためのセンサとして高い信頼度で使用され得る。Therefore, Section S determines the optimal refresh rate for existing environmental conditions. It can be reliably used as a sensor for chips to make decisions.
外部温度検知技術が、同量の電力低減でリフレッシュ期間を増大させるべく使用 され得ることかよく知られている。External temperature sensing technology is used to increase the refresh period with the same amount of power reduction It is well known that it can be done.
発明は簡単な、外部の検知技術に対して数々の有利点を有する。というのもチッ プ自体が検知を行なっているからである。まず、処理の影響か除去される、とい うのもセクションSかセクションMと同じ処理の変化を受けるため全体的処理の 変化か除去されるからである。第二に、セクションSかセクションMと同じまた は大変類似した雑音を受けるので、この影響もまた除去され得る。最後に、この 方法によれば実際にチップ上で行なわれかつチップを離れた装置を介してではな いため、チップの温度測定がかなり正確に行なわれる。The invention has a number of advantages over simple, external sensing techniques. Because tsk This is because the tap itself performs the detection. First, it is said that the effects of processing are removed. Uno also undergoes the same processing changes as section S or section M, so the overall processing changes. Because it is changed or removed. Second, the same as Section S or Section M. Since they experience very similar noise, this effect can also be removed. Finally, this According to the method, the process is performed actually on the chip and not through a device off the chip. This makes chip temperature measurements fairly accurate.
この発明の好ましい実施は以下のとおりである。まず、DRAMのセクションM か製造業者の特定する速度でリフレッシュされる。セクションSのためのこのリ フレッシュ速度は、エラーかちょうと重大である速度、たとえばリフレッシュ速 度Eか得られるまで適当な増分て拡大される。A preferred implementation of this invention is as follows. First, section M of DRAM or at a rate specified by the manufacturer. This link for section S The refresh rate is the rate at which errors are fairly serious, e.g. refresh rate. It is expanded in appropriate increments until degree E is obtained.
セクションMのためのリフレッシュ速度はセクションSの最後にエラーのない速 度に適当な安全因数たとえば2位のものを乗算したものに調節される。セクショ ンSは引き続き速度Eてリフレッシュされかっこのセクションに関するリフレッ シュ速度かセクションにおける検出された重大なエラーの増加または減少により 変化する場合には、セクションMに関するリフレッシュ速度は単純な制御ループ を介して適切に変更される。この技術の感度はセクションSてのエラーに依存す る。セクションSのリフレッシュ速度かエラーか発生しないように設定されれば 、状態における改善を検知しかつ間隔を拡張することは不可能であろうと考えら れる。エラーがちょうと発生するように速度を設定することにより、この技術は セル内の電荷か信頼度をもって検出され得ないレヘルを効果的に設定するもので ある。メモリにおけるセンサアンプはその時点で状態における変化に大変敏感に なるように設計されている。The refresh rate for section M is the error-free rate at the end of section S. It is adjusted to the value multiplied by an appropriate safety factor, for example, the second place value. section The section S continues to be refreshed at a rate E and the refresh for the section in parentheses is Due to an increase or decrease in the detected critical error in the speed or section If the refresh rate for section M changes, a simple control loop be modified appropriately via . The sensitivity of this technique depends on the error in section S. Ru. If the refresh rate of section S is set so that no errors occur , it would be impossible to detect an improvement in the condition and extend the interval. It will be done. By setting the speed so that errors occur quickly, this technique This effectively sets the level of charge within the cell that cannot be reliably detected. be. The sensor amplifier in the memory is very sensitive to changes in the state at the moment. It is designed to be.
実施例の説明 この発明は以下に、添付の図面を参照してさらに例示されかつ説明されるが、図 面においては、第1図がこの発明において使用されるDRAMの構成を示し、 第2図が典型的なりRAMセルおよびセルのためのアドレス技術を示し、 第3図がこの発明を例示する単純化されたフローチャートであり、かつ 第4図がリフレッシュの適合を含むより詳細なフローチャートである。Description of examples The invention will now be further illustrated and described with reference to the accompanying drawings, in which FIG. In terms of aspects, FIG. 1 shows the configuration of a DRAM used in the present invention, FIG. 2 shows a typical RAM cell and the addressing technique for the cell; FIG. 3 is a simplified flowchart illustrating the invention, and FIG. 4 is a more detailed flowchart including refresh adaptation.
典型的なりRAMの形状においては(第1図および第2図を参照)、システムは メモリチップのバンクに対しRASオンリーリフレッシュを使用するべく設計さ れている。In a typical RAM configuration (see Figures 1 and 2), the system Designed to use RAS-only refresh for banks of memory chips. It is.
この形状においてはメモリのアドレス動作は、メモリにおける言語のアドレスが 以下のようにもたらされるようにアレンジされている、すなわち ビットアドレス=(ロウアドレス0コラムの大きさ)+コラムアドレス 代替的にはたとえばIMDRAMの場合、コラムアドレス=A2−All ロウアドレス=A12−A2+、ただしAnは対応するプロセッサのアトルス線 である。In this configuration, the address behavior of the memory is such that the address of the language in memory is Arranged to be brought about as follows, i.e. Bit address = (size of row address 0 column) + column address Alternatively, for example in the case of IMDRAM, column address = A2-All Row address = A12-A2+, where An is the atrus line of the corresponding processor It is.
さて、外部的にセットアツプされたロウアドレスでRASにパルスを与えること によりリフレッシュか実行されるか、これによりロウ内の全てのセル、すなわち 通常A2−Al1でアドレスされるセルかりフレッシュされることになる。セク ションSはメモリのロウまたは複数のロウとして構築され、かつセクションMの ものと同様の頻度でそのロウアドレスを提示しないことによりセクションMより もより遅い速度でリフレッシュされる。この方法は1つのチップがリフレッシュ される頻度が他よりも低いと考えられるより簡単な技術に対して数々の有利点を 有する。第一に、検知がすべての装置にわたって効果的に分布され、それにより エラーの報告/検知が改善され、がっ第二にはコラムアドレス動作のために、エ ラーがメモリの隣接するブロックに閉じ込められることになる。後者は、従来的 な使用法およびエラーを検出または訂正する場合にも双方ともにシステムによる メモリの使用がより簡便になることを意味している。Now, pulse the RAS with the row address set up externally. This refreshes or executes all cells in the row, i.e. Normally the cells addressed by A2-Al1 will be refreshed. sexy Section S is constructed as a row or rows of memory, and section M from Section M by not presenting its row address as frequently as are also refreshed at a slower rate. This method refreshes one chip. offers a number of advantages over simpler techniques that are considered to be used less frequently than others. have First, sensing is effectively distributed across all equipment, thereby Error reporting/detection has been improved; secondly, due to column address operations, error reporting/detection is improved. errors will become trapped in adjacent blocks of memory. The latter is conventional Both systems rely on the system for correct usage and for detecting or correcting errors. This means that memory usage becomes easier.
基本的なリフレッシュ方法のためのフローチャートが第3図に示され、かつさら なる説明を加えることな(明らかになるであろう。第4図はリフレッシュの適合 を含むより詳細な方法を示し、これについても説明は不要であると考えられる。A flowchart for the basic refresh method is shown in Figure 3 and further (It will become clear. Figure 4 shows the adaptation of refresh.) A more detailed method is presented, which is also considered to be self-explanatory.
完全な設計では、セクションMにおけるデータの完全性を保証する方法を改善す ることが重要である。上記に概略を示した基本的な方法では、リフレッシュ速度 で状態がサンプリングされかつ状態がこれより速く変化する場合には、データは 失われると考えられる。たとえば、冷たい環境から暑い環境へシステムを移動さ せた場合、システムの熱時定数はリフレッシュ速度よりも小さくなり、リフレッ シュ速度が調節される前にデータが失われてしまうであろう。The complete design will include improved methods to ensure data integrity in Section M. It is very important to. The basic method outlined above uses refresh rate If the state is sampled at and the state changes faster than this, then the data is considered to be lost. For example, if you move the system from a cold environment to a hot environment. If the system's thermal time constant is smaller than the refresh rate, Data will be lost before the speed is adjusted.
このような問題に対処すべくとられ得る方法は様々である。ある方法ではシステ ムに外部の温度の変化の速度を検出するべく使用される外部温度検出器を付加す ることである。変化の速度が高い場合には、システムのリフレッシュ速度を早急 に再評価することを余儀なくされるであろう。There are various methods that can be taken to address such problems. In some ways the system Adding an external temperature sensor to the system used to detect the rate of change in external temperature. Is Rukoto. If the rate of change is high, increase the system refresh rate as soon as possible. will be forced to reevaluate.
加えて、または代替的には、チップのより広い面積を検出器として使用してもよ く、これによりセンサのためのリフレッシュ間隔がずらされ検知間の最大間隔は システムの熱時定数より常に低くなる。Additionally or alternatively, a larger area of the chip may be used as a detector. This shifts the refresh interval for the sensor and the maximum interval between detections is Always lower than the thermal time constant of the system.
セクションSにおけるデータは信頼度が低いが、このデータも無駄というわけで はない。データが適当なエラー訂正コードにより保護されれば、システムは依然 としてセクションSにも意味のあるデータを記憶することができる。Although the data in section S has low reliability, this data is also useless. There isn't. If the data is protected by a suitable error correction code, the system will still Meaningful data can also be stored in section S.
この方法の利点は、セクションSのエラー速度を報告するために、エラー検出ア ルゴリズムがリフレッシュiIiIJIiMルーチンにより使用され得ることで ある。セクションMに何らかのエラー検出および訂正動作を組み込み、急速に変 化する状態のもとてもデータの損失が回避され得るようにすることも存利かもし れない。The advantage of this method is that the error detection app The algorithm can be used by the refresh IIiIJIiM routine. be. Incorporate some error detection and correction behavior in Section M to ensure rapid changes. It is also advantageous to ensure that data loss can be avoided even in situations where Not possible.
有意義な電力節約をもたらす技術にそっては、制御アルゴリズムか平均して簡単 なリフレッシュ技術よりも多くの電力を消費しないことか必要である。エラーを 検出するために必要な処理は少量であり、かつ制御アルゴリズムか単純であるた め、メモリか適当な延長された速度でリフレッシュされ得るならば、電力を節約 することか可能である。Techniques that yield meaningful power savings include control algorithms that are simple to use on average. Refresh technology that consumes less power is required. error The processing required for detection is small and the control algorithm is simple. Therefore, if the memory can be refreshed at a moderately extended rate, it saves power. It is possible to do so.
重大なエラーの訂正かそのリフレッシュ速度で必要とされるならば、方法はいか なる節約も示すとは忠われない、というのも訂正はより多くの時間を必要とする 技術だからである。最も単純な方法は、貴重なデータを記憶するためにセクショ ンSを使わず、エラーか簡単に検出される単純なパターンを記憶するためのみに 使うことであり、すなわちこれによりエラー速度の大変敏速な検出法かもたらさ れることになる。さらに電力を低減するためには、リフレッシュ間隔かシステム の熱時定数に関し短い場合には、セクションSのリフレッシュ動作のたびごとに エラーの数を計算する必要かない点に留意されたい、すなわちリフレッシュ動作 か常にセルの内容を回復することになるからでありかつ限界近くて動作している 場合には、エラーの速度決定かなされる前にかなりの数のエラーか蓄積し得るか らである。What is the method if correction of critical errors or its refresh rate is required? It is not true that it shows any savings, since corrections require more time. This is because it is a technology. The simplest method is to create sections to store valuable data. only for memorizing simple patterns that are easily detected as errors. This provides a very quick detection method of error rate. It will be. To further reduce power, refresh intervals or system If the thermal time constant of is short, each refresh operation of section S Note that there is no need to calculate the number of errors, i.e. refresh operations This is because the contents of the cell will always be recovered, and it is operating near the limit. In some cases, a significant number of errors may accumulate before the error rate is determined or It is et al.
これは、アルゴリズムかエラーを過剰に補償すると考えられ、というのもアルゴ リズムか絶対的に必要な以上に高い電力消費につながるエラー速度の分布を知ら ないと考えられるからである。この状況は、しかしなから絶対に安全である。This can be thought of as overcompensating for algorithmic errors, since the algorithm Know the distribution of error rates that lead to rhythm or higher power consumption than is absolutely necessary. This is because it is thought that there is no such thing. This situation, however, is absolutely safe.
実際の実施においては、最大のリフレッシュ間隔を限定することか肝要である。In actual implementation, it is important to limit the maximum refresh interval.
その理由は、リフレッシュ期間が拡張されれば、セルのキャパシタに残される電 荷の量がますます小さくなり、かつ雑音と浮遊ふく射かかなり重大になる点か訪 れるからである。誤ったエラー速度に関する問題を避けるためには、この制限的 な場合からはかなり離れていることか肝要である。実際的な利便性を考えれば、 上記のような問題を避けるためには、リフレッシュ間隔をシステムの熱時定数よ りも低く限定することか賢明である。The reason is that if the refresh period is extended, the amount of charge remaining in the cell capacitor increases. It is important to note that as cargo volumes become smaller and smaller, noise and stray radiation become quite significant. This is because To avoid problems with incorrect error rates, use this restrictive It is important to be far away from such cases. Considering practical convenience, To avoid problems like the one above, set the refresh interval to the system's thermal time constant. It is wise to limit the risk to a low level.
この熱時定数は、いずれにしても最大の許容可能なりフレッノユ間隔に対しては 長くなるよってある。This thermal time constant is in any case the largest allowable Fresnoille spacing. It's going to be long.
もう1つ考えなければならない重要な点はサンプルの大きさの問題である。これ はセクションSとMの相対的な大きさにかなり依存している。たとえば、セクシ ョンSか1024ヒツトの長さであり、セクションMが10=48576ビツト であれば、セクションSの誤り率はle6にlでありかつセクションMの誤り率 は1e7に1てあり、そこて平均すればセクションSは1024サンプルごとに 1つの誤りしか報告しないと考えられる。セクションMにおける誤り率か、セク ションMか1000倍大きいためにこれよりも低くなるとしても、誤りのビット の数は、たとえば100といった具合にかなり大きくなると考えられる。この数 字は許容できないほど大きい数である。この不均衡を低減しかつ安全なマージン を増大させるための様々な方法があり、すなわち空間的にかつ時間的にである。Another important point to consider is the issue of sample size. this is highly dependent on the relative sizes of sections S and M. For example, sexy Section S is 1024 bits long, and section M is 10 = 48576 bits long. , then the error rate of section S is l in le6 and the error rate of section M is is 1 in 1e7, so on average, section S is divided into every 1024 samples. It is assumed that only one error will be reported. The error rate in section M, Even if the error bit is lower than this because the fraction M is 1000 times larger, It is believed that the number can be quite large, for example 100. this number The number of characters is unacceptably large. Reduce this imbalance and secure a margin There are various ways to increase , i.e. spatially and temporally.
空間的には、セクションSとMとの相対的大きさの間により良い均衡をもたらし 、かつ時間的にはSとMのリフレッシュ速度の間の安全因数を調節することによ りSの速度を×2というよりはむしろMの率のX10倍にすることである。Spatially, it provides a better balance between the relative sizes of sections S and M. , and in time by adjusting the safety factor between the refresh rates of S and M. Rather than increasing the speed of S by x2, we want to make the speed of S x10 times the rate of M.
セクションSにおける誤り率はメモリチップに記憶されるパターンに依存するこ とになる。たとえば、電荷を有するセルがチップ上で放電されたセルにより取り 囲まれる場合には、充電されたセルに取り囲まれている場合よりもより高い速度 で漏洩が起こることになる。この効果は、したがってまさにこのような厄介なパ ターンを選ぶことにより技術の感度を増大させるために使用され得る。しかし、 メモリチップ上で論理アドレスと物理的なセルの配置との間にマツピングをする ことは通常簡単なものではなくかつ製造業者ごとに製造業者の側で必要なパター ンを導き出すだめの情報を入手することが必要であると考えられる。The error rate in section S depends on the pattern stored in the memory chip. It becomes. For example, a cell with a charge is picked up by a discharged cell on a chip. higher speed when surrounded than when surrounded by charged cells A leak will occur. This effect therefore applies to just such troublesome patterns. It can be used to increase the sensitivity of the technique by picking turns. but, Mapping between logical addresses and physical cell placement on memory chips It is usually not easy to do this, and each manufacturer has to determine the required putter. It is considered necessary to obtain the information necessary to derive the results.
もちろん上記の技術の本質的な部分をメモリチップ自体に組み込むことも可能で ある。これは、既存のシステムアーキテクチャと組み合わせて、大変低電力のシ ステム、たとえば小さな電池により出力を与えられるシステムのための効果的な 解決法になると考えられる。Of course, it is also possible to incorporate essential parts of the above technology into the memory chip itself. be. This can be combined with existing system architectures to create very low power systems. effective for systems powered by small batteries, e.g. This is thought to be a solution.
典譬約なp弘H凸構成 典型的な[)RAMセル 典型的−な7hスジ−7ミンス lJ7し、シュ扶稍iJ話色70−干ヤートリ7レソジェ杉I胃^右パ凸70− 千ヤート国際調査報告 1s−1−sasl A工、7ゎ一エ ρロアGR901017!+7国際調査 報告 ″::l−:二;;ニー;;j:’L’ll’emei+ted 言::::; :;、;:二°二゛;フ”e::OII+c++ :P フ秩F:7°゛6゛岨 “出°“−−tep%e;νn≧9’l+’6“′―″゛“°““−YMtu# jNP#1m16111e@inleMQII@bl@l&lhfiQJfll fw+曹−一一中dt−an7Vgive内1s狽撃Pwj+l特@@1lh6 −ツhNmcanonical p hong convex configuration Typical [) RAM cell Typical 7h streak - 7min lJ7 and shufuken iJ talk color 70-dry yatri 7 resoje cedar I stomach ^ right pa bulge 70- Thousand Yard International Investigation Report 1s-1-sasl A engineering, 7ゎ1e ρ Roa GR901017! +7 international research report ″::l-:Two;;Nee;;j:’L’ll’emei+ted Words::::; :;, ;:2°2゛;F”e::OII+c++ :P FichiF:7°゛6゛岨 "Out°"--tep%e; νn≧9'l+'6"'-"゛"°""-YMtu# jNP#1m16111e@inleMQII@bl@l&lhfiQJfll fw + Cao-Ichichu dt-an7 Vgive 1s seize Pwj + l special @ @ 1lh6 -tsuhNm
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US4344155A (en) * | 1979-12-31 | 1982-08-10 | Compagnie Internationale Pour L'informatique Cii-Honeywell Bull (Societe Anonyme) | Method of and apparatus for inscribing a control character in a memory |
US4380812A (en) * | 1980-04-25 | 1983-04-19 | Data General Corporation | Refresh and error detection and correction technique for a data processing system |
US4453237A (en) * | 1980-10-01 | 1984-06-05 | Intel Corporation | Multiple bit output dynamic random-access memory |
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JPS6432489A (en) * | 1987-07-27 | 1989-02-02 | Matsushita Electronics Corp | Memory device |
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