JPH0547698A - Manufacture of mos-type semiconductor device - Google Patents
Manufacture of mos-type semiconductor deviceInfo
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- JPH0547698A JPH0547698A JP22946391A JP22946391A JPH0547698A JP H0547698 A JPH0547698 A JP H0547698A JP 22946391 A JP22946391 A JP 22946391A JP 22946391 A JP22946391 A JP 22946391A JP H0547698 A JPH0547698 A JP H0547698A
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、シリコン基板に形成さ
れた拡散層の上にシリサイド膜が形成されたMOS型半
導体装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a MOS type semiconductor device having a silicide film formed on a diffusion layer formed on a silicon substrate.
【0002】[0002]
【従来の技術】例えば、MOSトランジスタでは、その
微細化のためにチャネル長を短くすると、ドレイン電圧
の影響がソース拡散層にまで及んで、ゲート電圧の制御
性が失われる。この結果、短チャネル効果の一つの現象
であるサブスレッショルド特性の劣化が生じる。2. Description of the Related Art In a MOS transistor, for example, if the channel length is shortened for miniaturization, the influence of the drain voltage extends to the source diffusion layer and the controllability of the gate voltage is lost. As a result, deterioration of the subthreshold characteristic, which is one phenomenon of the short channel effect, occurs.
【0003】そこで、この現象を低減するために、接合
を浅くしてドレイン拡散層からの空乏層の拡がりを押さ
えることが行われているが、この場合、浅い拡散層のみ
ではシート抵抗が著しく高くなるので、ソース/ドレイ
ン拡散層の表面にシリサイド膜を形成して、シート抵抗
とコンタクト抵抗とを同時に低減させることが行われて
いる。Therefore, in order to reduce this phenomenon, the junction is made shallow to suppress the spread of the depletion layer from the drain diffusion layer. In this case, the sheet resistance is remarkably high only with the shallow diffusion layer. Therefore, a silicide film is formed on the surface of the source / drain diffusion layer to reduce the sheet resistance and the contact resistance at the same time.
【0004】また、例えば、ソース/ドレイン相互間の
接続や電源線や接地線等として用いられる拡散層の場合
にも、その浅い拡散層のシート抵抗を低減させるため
に、シリサイド膜が形成される。Also, for example, in the case of a diffusion layer used as a source / drain connection, a power supply line, a ground line, etc., a silicide film is formed in order to reduce the sheet resistance of the shallow diffusion layer. ..
【0005】このシリサイド膜を形成する方法には、熱
処理により、TiやW等の金属を、基板やゲート電極を
構成するSiと反応させてシリサイド化する方法と、ス
パッタ法を用いてシリサイド膜を直接形成する方法とが
ある。As a method of forming this silicide film, a method of reacting a metal such as Ti or W with Si constituting a substrate or a gate electrode by a heat treatment to form a silicide, and a method of forming a silicide film by a sputtering method are used. There is a method of forming directly.
【0006】このうち、熱処理による方法は、上述した
ような金属の膜をSi基板上の全面に形成しても、Si
が露出している例えばMOSトランジスタのソース/ド
レイン拡散層やゲート電極等のみを自己整合的にシリサ
イド化、即ち、サリサイド化することができるので、有
用な方法である。Among them, the method by heat treatment is effective even if the above-mentioned metal film is formed on the entire surface of the Si substrate.
This is a useful method because only the exposed source / drain diffusion layers and gate electrodes of a MOS transistor can be silicided in a self-aligned manner, that is, salicided.
【0007】[0007]
【発明が解決しようとす課題】ところが、例えば、清浄
なSi表面が室温で大気にさらされると、その表面に自
然酸化膜が形成される。この自然酸化膜は、一般に、膜
厚が極めて不均一であるので、このような自然酸化膜が
Si表面と金属膜との間に存在している状態で、上述し
たような熱処理を行うと、金属膜のシリサイド化が不均
一に進行する。この結果、形成されるシリサイド膜の膜
厚が不均一になり、このシリサイド膜の下の拡散層とS
i基板との間のpn接合において接合リークが発生し易
くなる。However, for example, when a clean Si surface is exposed to the atmosphere at room temperature, a natural oxide film is formed on the surface. Since this natural oxide film generally has an extremely non-uniform film thickness, when such a natural oxide film is present between the Si surface and the metal film, the heat treatment as described above is performed. The silicidation of the metal film proceeds nonuniformly. As a result, the thickness of the formed silicide film becomes non-uniform, and the diffusion layer below the silicide film and S
Junction leakage is likely to occur at the pn junction with the i substrate.
【0008】そこで、本発明の目的は、シリコン基板に
形成された拡散層の上に均一な膜厚のシリサイド膜を自
己整合的に形成することができるMOS型半導体装置の
製造方法を提供することである。Therefore, an object of the present invention is to provide a method of manufacturing a MOS type semiconductor device capable of forming a silicide film having a uniform thickness on a diffusion layer formed on a silicon substrate in a self-aligned manner. Is.
【0009】[0009]
【課題を解決するための手段】上述した課題を解決する
ために、本発明では、シリコン基板に形成された拡散層
の上にシリサイド膜が形成されたMOS型半導体装置の
製造方法において、前記シリコン基板と反応させてシリ
サイド化するための金属膜を形成する前に前記シリコン
基板上の自然酸化膜を除去する。In order to solve the above-mentioned problems, the present invention provides a method for manufacturing a MOS type semiconductor device in which a silicide film is formed on a diffusion layer formed on a silicon substrate. The native oxide film on the silicon substrate is removed before forming a metal film for reacting with the substrate for silicidation.
【0010】[0010]
【作用】本発明のMOS型半導体装置の製造方法におい
ては、膜厚の不均一な自然酸化膜がシリコン基板の表面
と金属膜との間に存在していない状態で、この金属膜を
シリコン基板と反応させてシリサイド化するので、シリ
サイド化が均一に進み、この結果、膜厚の均一なシリサ
イド膜がシリコン基板の表面に形成される。In the method of manufacturing a MOS semiconductor device according to the present invention, a natural oxide film having a non-uniform thickness is not formed between the surface of the silicon substrate and the metal film, and the metal film is formed on the silicon substrate. Since it reacts with and silicidizes, silicidation proceeds uniformly, and as a result, a silicide film having a uniform film thickness is formed on the surface of the silicon substrate.
【0011】[0011]
【実施例】以下、MOSトランジスタの製造方法に本発
明を適用した一実施例を図1を参照して説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment in which the present invention is applied to a method of manufacturing a MOS transistor will be described below with reference to FIG.
【0012】本実施例では、まず、図1(a)に示すよ
うに、Si基板11の素子分離領域の表面に、LOCO
S法によりSiO2 膜12を形成する。そして、熱酸化
法により、活性領域13の表面に、ゲート酸化膜である
SiO2 膜14を形成する。In this embodiment, first, as shown in FIG. 1A, the LOCO is formed on the surface of the element isolation region of the Si substrate 11.
The SiO 2 film 12 is formed by the S method. Then, a SiO 2 film 14 which is a gate oxide film is formed on the surface of the active region 13 by the thermal oxidation method.
【0013】次いで、CVD法により、Si基板11上
の全面に多結晶Si膜15を堆積させる。そして、この
多結晶Si膜15上にレジスト(図示せず)を塗布し、
リソグラフィにより、このレジストをゲート電極のパタ
ーンに加工する。Then, a polycrystalline Si film 15 is deposited on the entire surface of the Si substrate 11 by the CVD method. Then, a resist (not shown) is applied on the polycrystalline Si film 15,
This resist is processed into a gate electrode pattern by lithography.
【0014】次いで、このレジストをマスクにして多結
晶Si膜15を異方性エッチングすることにより、多結
晶Si膜15をゲート電極のパターンに加工する。この
異方性エッチングが終了すると、酸素プラズマによる灰
化により、レジストを除去する。Next, the polycrystalline Si film 15 is anisotropically etched using the resist as a mask to process the polycrystalline Si film 15 into a gate electrode pattern. When this anisotropic etching is completed, the resist is removed by ashing with oxygen plasma.
【0015】次いで、多結晶Si膜15とSiO2 膜1
2をマスクとして活性領域13中に不純物をイオン注入
することにより、ソース/ドレイン拡散層16を夫々形
成する。この時、多結晶Si膜15中にも、ソース/ド
レイン拡散層16にドープした不純物と同じ不純物がド
ープされる。Next, the polycrystalline Si film 15 and the SiO 2 film 1
Source / drain diffusion layers 16 are formed by ion-implanting impurities into the active region 13 using 2 as a mask. At this time, the polycrystalline Si film 15 is also doped with the same impurities as the impurities doped in the source / drain diffusion layers 16.
【0016】その後、CVD法により、Si基板11上
の全面にSiO2 膜17を堆積させる。そして、このS
iO2 膜17の全面をエッチバックすることにより、多
結晶Si膜15の側面に、SiO2 膜17からなる側壁
を形成する。After that, the SiO 2 film 17 is deposited on the entire surface of the Si substrate 11 by the CVD method. And this S
By etching back the entire surface of the iO 2 film 17, side walls made of the SiO 2 film 17 are formed on the side surfaces of the polycrystalline Si film 15.
【0017】この状態で、活性領域13の表面を室温で
大気にさらすと、例えば50〜70Åの膜厚の自然酸化
膜21が活性領域13の表面に形成される。そこで、本
実施例においては、図1(b)に示すように、Ar+ イ
オン22を用いた逆スパッタ(スパッタエッチング)に
より、この活性領域13の表面から自然酸化膜21を除
去する。In this state, when the surface of the active region 13 is exposed to the atmosphere at room temperature, a native oxide film 21 having a film thickness of, for example, 50 to 70Å is formed on the surface of the active region 13. Therefore, in this embodiment, as shown in FIG. 1B, the natural oxide film 21 is removed from the surface of the active region 13 by reverse sputtering (sputter etching) using Ar + ions 22.
【0018】次に、蒸着法等により、Si基板11上の
全面に、Ti膜やW膜等の金属膜を形成する。そして、
この状態で熱処理を行うと、図1(c)に示すように、
ソース/ドレイン拡散層16上及び多結晶Si膜15上
の金属膜がSi基板11や多結晶Si膜15のSiと反
応してTiSi2 膜やWSi2 膜等のシリサイド膜23
になり、SiO2 膜12と17上の金属膜24は未反応
のまま残る。Next, a metal film such as a Ti film or a W film is formed on the entire surface of the Si substrate 11 by the vapor deposition method or the like. And
When heat treatment is performed in this state, as shown in FIG.
The metal film on the source / drain diffusion layer 16 and the polycrystalline Si film 15 reacts with Si of the Si substrate 11 and the polycrystalline Si film 15 to form a silicide film 23 such as a TiSi 2 film or a WSi 2 film.
And the metal film 24 on the SiO 2 films 12 and 17 remains unreacted.
【0019】そこで、未反応のまま残った金属膜24の
みを選択的にエッチング除去する。この結果、図1
(d)に示すように、ソース/ドレイン拡散層16の表
面及び多結晶Si膜15の上面側にのみ自己整合的にシ
リサイド膜23が形成される。即ち、ソース/ドレイン
拡散層16上にシリサイド膜23が形成されて、ソース
/ドレイン領域が自己整合的にシリサイド化されるとと
もに、ゲート電極がポリサイド構造となる。Therefore, only the metal film 24 which remains unreacted is selectively removed by etching. As a result,
As shown in (d), the silicide film 23 is formed in a self-aligned manner only on the surface of the source / drain diffusion layer 16 and the upper surface side of the polycrystalline Si film 15. That is, the silicide film 23 is formed on the source / drain diffusion layer 16, the source / drain regions are silicided in a self-aligned manner, and the gate electrode has a polycide structure.
【0020】本実施例の製造方法によれば、金属膜の蒸
着前に活性領域13の表面から自然酸化膜21を除去し
ているので、金属膜のシリサイド化が均一に進み、その
結果、膜厚の均一なシリサイド膜23を得ることができ
る。従って、ソース/ドレイン拡散層16とSi基板1
1との間のpn接合において接合リークが発生し難い。According to the manufacturing method of this embodiment, since the natural oxide film 21 is removed from the surface of the active region 13 before the deposition of the metal film, the silicidation of the metal film proceeds uniformly, and as a result, the film is formed. The silicide film 23 having a uniform thickness can be obtained. Therefore, the source / drain diffusion layer 16 and the Si substrate 1
A junction leak is unlikely to occur in the pn junction between the first and the second junctions.
【0021】なお、浅いソース/ドレイン拡散層16は
種々の方法により形成することができる。例えば、不純
物のイオン注入を低加速電圧で行ったり、また、上述し
た実施例とは違って、Si基板11上に金属膜を蒸着し
た後、この金属膜を通してSi基板11にイオン注入を
行ったり、また、金属膜をシリサイド化してシリサイド
膜23を形成した後、このシリサイド膜23を通してS
i基板11にイオン注入を行ったり、更には、一旦シリ
サイド膜23にのみ不純物をイオン注入し、熱処理によ
り、このシリサイド膜23からSi基板11に不純物を
拡散させたりして形成することができる。The shallow source / drain diffusion layer 16 can be formed by various methods. For example, ion implantation of impurities may be performed at a low acceleration voltage, or unlike the above-described embodiment, a metal film may be deposited on the Si substrate 11 and then the Si substrate 11 may be ion-implanted through the metal film. Further, after the metal film is silicidized to form the silicide film 23, S is formed through the silicide film 23.
It can be formed by performing ion implantation into the i substrate 11, or further by implanting impurities only into the silicide film 23 once and diffusing the impurities from the silicide film 23 into the Si substrate 11 by heat treatment.
【0022】[0022]
【発明の効果】本発明によれば、シリコン基板の表面に
膜厚の均一なシリサイド膜を形成することができるの
で、このシリサイド膜の下の拡散層で接合リークが発生
し難い。According to the present invention, since a silicide film having a uniform thickness can be formed on the surface of a silicon substrate, a junction leak is unlikely to occur in the diffusion layer below this silicide film.
【図1】(a)〜(d)は、本発明の一実施例によるM
OSトランジスタの製造方法を工程順に示す断面図であ
る。1A to 1D are diagrams illustrating an M according to an embodiment of the present invention.
FIG. 6 is a cross-sectional view showing the method of manufacturing the OS transistor in the order of steps.
11 Si基板 16 ソース/ドレイン拡散層 21 自然酸化膜 23 シリサイド膜 24 未反応の金属膜 11 Si substrate 16 source / drain diffusion layer 21 natural oxide film 23 silicide film 24 unreacted metal film
Claims (1)
シリサイド膜が形成されたMOS型半導体装置の製造方
法において、 前記シリコン基板と反応させてシリサイド化するための
金属膜を形成する前に前記シリコン基板上の自然酸化膜
を除去することを特徴とする方法。1. A method of manufacturing a MOS type semiconductor device in which a silicide film is formed on a diffusion layer formed on a silicon substrate, before forming a metal film for reacting with the silicon substrate for silicidation. A method comprising removing a native oxide film on the silicon substrate.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22946391A JPH0547698A (en) | 1991-08-15 | 1991-08-15 | Manufacture of mos-type semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22946391A JPH0547698A (en) | 1991-08-15 | 1991-08-15 | Manufacture of mos-type semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0547698A true JPH0547698A (en) | 1993-02-26 |
Family
ID=16892595
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22946391A Withdrawn JPH0547698A (en) | 1991-08-15 | 1991-08-15 | Manufacture of mos-type semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0547698A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3907716A1 (en) * | 1988-03-11 | 1989-09-21 | Masahiro Yasuda | HAIR CLIPPER |
US6499550B2 (en) | 1999-05-26 | 2002-12-31 | Kubota Corporation | Working vehicle having detachable panel cover |
-
1991
- 1991-08-15 JP JP22946391A patent/JPH0547698A/en not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3907716A1 (en) * | 1988-03-11 | 1989-09-21 | Masahiro Yasuda | HAIR CLIPPER |
US6499550B2 (en) | 1999-05-26 | 2002-12-31 | Kubota Corporation | Working vehicle having detachable panel cover |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |