JPH0543666U - Sync signal shaping circuit - Google Patents

Sync signal shaping circuit

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JPH0543666U
JPH0543666U JP090777U JP9077791U JPH0543666U JP H0543666 U JPH0543666 U JP H0543666U JP 090777 U JP090777 U JP 090777U JP 9077791 U JP9077791 U JP 9077791U JP H0543666 U JPH0543666 U JP H0543666U
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JP
Japan
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signal
transistor
circuit
sync signal
sync
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Application number
JP090777U
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Japanese (ja)
Inventor
一廣 亀本
孝一 山口
Original Assignee
株式会社東芝
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Abstract

(57)【要約】 【目的】 複合同期信号の絵柄期間に同期信号状のノイ
ズがあっても、出力VD信号がその影響を受けないよう
にし、且つ複合同期信号の垂直同期期間始まりの位相を
保存すること。 【構成】 電源母線Pと接地間にトランジスタ3と2を
直列に接続するとともにトランジスタ3のコレクタから
同期信号VDを出力することによりNAND論理回路を
構成する。複合同期信号は抵抗4およびコンデンサ7に
よって積分遅延してトランジスタ3のベースに入力す
る。垂直同期ブランキング信号は抵抗9を介してトラン
ジスタ2のベースに入力する。
(57) [Abstract] [Purpose] The output VD signal is not affected even if there is sync signal noise in the pattern period of the composite sync signal, and the phase of the vertical sync period start of the composite sync signal is set. To save. A NAND logic circuit is constructed by connecting transistors 3 and 2 in series between a power supply bus P and ground and outputting a synchronizing signal VD from the collector of the transistor 3. The composite synchronizing signal is integrated and delayed by the resistor 4 and the capacitor 7 and input to the base of the transistor 3. The vertical synchronizing blanking signal is input to the base of the transistor 2 via the resistor 9.

Description

【考案の詳細な説明】[Detailed description of the device]

【0001】[0001]

【産業上の利用分野】[Industrial applications]

本考案はテレビ受信機の同期信号処理に係り、特に同期信号整形回路に関する 。 The present invention relates to a sync signal processing of a television receiver, and more particularly to a sync signal shaping circuit.

【0002】[0002]

【従来の技術】[Prior Art]

従来、テレビ受信機おいて、1つの画面の中に子画面として別の画面を表示す る、いわゆるピクチャー・イン・ピクチャー(PIP)方式がある。PIP処理 を行なう映像処理部へ同期信号を供給する際、供給される垂直同期信号(VD信 号)には複合同期信号の垂直同期期間の始まりの位相が保存されていないと偶数 フィールド/奇数フィールド(ODDフィールド/EVENフィールド)の判別 が不能となるために、垂直ガタやODD/EVENフィールド誤判定という不具 合が発生しやすい。又複合同期信号だけからVD信号を整形したのでは、無信号 時にVD信号を整形することができない。そのため、従来の同期信号整形回路で は例えば図4に示すように垂直ブランキング信号(以下、VBLK信号と称す) と複合同期信号(以下、C.synk信号と称す)のNOP論理(又はOR論理 )を用いた同期整形方式が多く採用されていた。 2. Description of the Related Art Conventionally, there is a so-called picture-in-picture (PIP) system in which another screen is displayed as a child screen in one screen in a television receiver. When the sync signal is supplied to the video processing unit that performs PIP processing, if the phase at the beginning of the vertical sync period of the composite sync signal is not stored in the supplied vertical sync signal (VD signal), the even field / odd field Since the (ODD field / EVEN field) cannot be discriminated, vertical play and ODD / EVEN field erroneous determination are likely to occur. Further, if the VD signal is shaped only from the composite sync signal, the VD signal cannot be shaped when there is no signal. Therefore, in a conventional synchronizing signal shaping circuit, for example, as shown in FIG. 4, a vertical blanking signal (hereinafter, referred to as VBLK signal) and a composite synchronizing signal (hereinafter, referred to as C.sync signal) are NOP logic (or OR logic). ) Was often used for synchronization shaping method.

【0003】 図4において、電源母線Pには抵抗1を介してトランジスタ2,3の各コレク タが接続されている。トランジスタ2,3のエミッタは各々接地されている。ト ランジスタ2のベースにはVBLK信号が供給され、トランジスタ3のベースに はC.Synk信号が供給され、各トランジスタ2,3のコレクタ側からVD信 号が出力される。In FIG. 4, collectors of transistors 2 and 3 are connected to a power supply bus P via a resistor 1. The emitters of the transistors 2 and 3 are each grounded. The VBLK signal is supplied to the base of the transistor 2 and the C.I. The Sync signal is supplied, and the VD signal is output from the collector side of each of the transistors 2 and 3.

【0004】 上記のように構成された回路の各部の信号波形は図5のように示される。図5 において例えば時刻tから時刻tの期間のようにVBLK信号又はC.Sy nk信号の少なくともいずれか一方がハイレベルになると、トランジスタ2,3 の少なくともずれか一方が導通して出力信号VDはローレベルとなる。The signal waveform of each part of the circuit configured as described above is shown in FIG. In FIG. 5, for example, in the period from time t 1 to time t 2 , the VBLK signal or C.I. When at least one of the Sync signals goes high, at least one of the transistors 2 and 3 becomes conductive and the output signal VD goes low.

【0005】[0005]

【考案が解決しようとする課題】[Problems to be solved by the device]

しかしながら図4のようなNOR論理(又はOR論理)方式では、隣チャンネ ル混信時のような場合に、C.Synk信号の絵柄期間に同期信号状のノイズが 入るとそれが出力されてしまい、PIP表示位置のバウンスやノイズの発生とい う不具合が生じてしまうという問題点があった。 However, in the NOR logic (or OR logic) system as shown in FIG. 4, C. If noise in the form of a sync signal enters during the pattern period of the Sync signal, it will be output, and there will be problems such as bounce of the PIP display position and noise.

【0006】 本考案は上記のような問題点を解決するためになされたもので、C.Synk 信号の絵柄期間に同期信号状のノイズがあっても、出力VD信号がその影響を受 けず、且つC.Synk信号のV期間始まり位相が保存されるような同期信号整 形回路を提供することを目的としている。The present invention has been made to solve the above-mentioned problems. Even if there is noise in the form of a sync signal during the pattern period of the Sync signal, the output VD signal is not affected by the noise, and It is an object of the present invention to provide a synchronizing signal shaping circuit in which the phase is preserved at the beginning of the V period of the Sync signal.

【0007】[0007]

【課題を解決するための手段】[Means for Solving the Problems]

本考案は、子画面その他の映像処理部へ同期信号を供給する同期信号整形回路 において、複合同期信号を積分する積分回路と、垂直ブランキング信号と前記積 分回路の出力信号を入力とし、該入力された垂直ブランキング信号と積分回路出 力信号がともに第1のレベルであるときのみ特定レベルの信号を同期信号として 出力する論理回路とを備えたことを特徴としてる。 According to the present invention, in a sync signal shaping circuit for supplying a sync signal to a sub-screen or other video processing unit, an integration circuit for integrating a composite sync signal, a vertical blanking signal and an output signal of the multiplication circuit are input, It is characterized in that it is provided with a logic circuit which outputs a signal of a specific level as a synchronizing signal only when both the input vertical blanking signal and the integrating circuit output signal are at the first level.

【0008】[0008]

【作用】[Action]

積分回路の出力信号(複合同期信号を積分した信号)と垂直同期ブランキング 信号がともにハイレベルのとき論理回路は例えばローレベルの同期信号を出力す る。前記複合同期信号は積分回路によって積分されて遅延されるので、論理回路 から出力される前記同期信号(ローレベル)の立下がり位相は複合同期の垂直同 期期間始まり位相によって支配される。ここで隣チャンネル混信時のように複合 同期信号の絵柄期間に同期信号状のノイズが入ると積分回路の出力信号がハイレ ベルとなるが、垂直同期ブランキング信号がローレベル期間内であるので、論理 回路から前記ローレベル信号が出力されることはない、このため出力される同期 信号は前記ノイズの影響を受けることなく、安定した画像を得ることができる。 When both the output signal of the integrator circuit (the signal obtained by integrating the composite sync signal) and the vertical sync blanking signal are at the high level, the logic circuit outputs the sync signal at the low level, for example. Since the composite synchronizing signal is integrated and delayed by the integrating circuit, the falling phase of the synchronizing signal (low level) output from the logic circuit is dominated by the vertical synchronizing period starting phase of the composite synchronizing. If noise in the form of a sync signal enters the pattern period of the composite sync signal as in the case of adjacent channel interference, the output signal of the integrator circuit becomes high level, but the vertical sync blanking signal is in the low level period. Since the low level signal is not output from the logic circuit, the output synchronization signal is not affected by the noise and a stable image can be obtained.

【0009】[0009]

【実施例】【Example】

以下、画面を参照しながら本考案の一実施例を説明する。図1において図4と 同一部分は同一符号を以て示している。図1において電源母線Pと接地間には、 抵抗1,トランジスタ3およびトランジスタ2が順次直列に接続されている。C .Synk信号入力端は積分用の抵抗4およびカップリングコンデンサ5を介し てトランジスタ3のベースに接続されている。カップリングコンデンサ5には図 示極性のツェナーダイオード6が並列接続されている。前記抵抗4およびカップ リングコンデンサ5の共通接続点と接地間には積分用のコンデンサ7が接続され 、カップリングコンデンサ5およびトランジスタ3の共通接続点と接地間には抵 抗8が接続されている。VBLK信号入力端は抵抗9を介してトランジスタ2の ベースに接続されている。前記抵抗4およびカップリングコンデンサ5の共通接 続点とVBLK信号入力端の間には抵抗10が接続されている。前記トランジス タ2のベース、エミッタ間には抵抗11が接続されている。同期信号VDはトラ ンジスタ3のコレクタから出力される。 An embodiment of the present invention will be described below with reference to the screen. 1, the same parts as those in FIG. 4 are designated by the same reference numerals. In FIG. 1, a resistor 1, a transistor 3 and a transistor 2 are sequentially connected in series between a power source bus P and ground. C. The Sync signal input terminal is connected to the base of the transistor 3 via the integrating resistor 4 and the coupling capacitor 5. A Zener diode 6 having the illustrated polarity is connected in parallel to the coupling capacitor 5. An integrating capacitor 7 is connected between the common connection point of the resistor 4 and the coupling capacitor 5 and the ground, and a resistor 8 is connected between the common connection point of the coupling capacitor 5 and the transistor 3 and the ground. .. The VBLK signal input terminal is connected to the base of the transistor 2 via the resistor 9. A resistor 10 is connected between the common connection point of the resistor 4 and the coupling capacitor 5 and the VBLK signal input terminal. A resistor 11 is connected between the base and emitter of the transistor 2. The synchronization signal VD is output from the collector of the transistor 3.

【0010】 次に上記のように構成された回路の動作を図2の信号波形図とともに説明する 。C.Synk信号は抵抗4およびコンデンサ7によって積分、遅延されてトラ ンジスタ3のベースに入力される。トランジスタ2のベースには抵抗9を介して VBLK信号が入力されており、例えば時刻tから時刻tの期間のように、 トランジスタ2およびトランジスタ3のベース入力信号がともにハイレベルであ るときのみ両トランジスタはオン状態となり、出力信号VDはNAND論理によ りローレベルとなる。Next, the operation of the circuit configured as described above will be described with reference to the signal waveform diagram of FIG. C. The Sync signal is integrated and delayed by the resistor 4 and the capacitor 7 and input to the base of the transistor 3. When the VBLK signal is input to the base of the transistor 2 via the resistor 9, and the base input signals of the transistors 2 and 3 are both at high level, for example, in the period from time t 1 to time t 2. Only both transistors are turned on, and the output signal VD becomes low level by the NAND logic.

【0011】 ここで時刻tに示すようにC.Synk信号の絵柄期間に同期信号状のノイ ズが入ると、トランジスタ3のベース入力信号はハイレベルとなってオン制御さ れるがVBLK信号がローレベル期間内であるのでトランジスタ2はオフ状態を 保っている。このためVD出力信号は時刻tにおいてローレベルになることは ない。従って同期信号VDは前記ノイズの影響を受けることなく安定した画像を 得ることができる。Here, as shown at time t 3 , C.I. When noise in the form of a synchronization signal enters during the picture period of the Sync signal, the base input signal of the transistor 3 is set to a high level and turned on, but the VBLK signal is within the low level period, so the transistor 2 remains off. ing. Therefore, the VD output signal does not become low level at time t 3 . Therefore, the synchronization signal VD can obtain a stable image without being affected by the noise.

【0012】 前記C.Synk信号は抵抗4とコンデンサ7によって遅延されているので、 VD信号の立ち下がり位相はC.Synk信号のV期間始まり位相によって支配 される。ツュナーダイオード6は無入力時にC.Synk信号がハイレベルのみ になることを利用してトランジスタ3をオンさせて、VBLK信号によってVD 信号を整形させる働きをする。抵抗10は、VBLK信号をC.Synk信号に 僅かに重畳するためのものでホワイトノイズ時にQY//がオンしなくなることを 防止する。[0012] The C. Since the Sync signal is delayed by the resistor 4 and the capacitor 7, the falling phase of the VD signal is C.I. It is dominated by the beginning of the V period of the Sync signal. The tuner diode 6 is a C.I. The transistor 3 is turned on by utilizing the fact that the Sync signal becomes only high level, and functions to shape the VD signal by the VBLK signal. The resistor 10 connects the VBLK signal to the C.I. It is intended to be slightly superimposed on the Sync signal, and prevents QY // from turning off when white noise occurs.

【0013】 図3は本考案の他の実施例を示す回路図である。図3において図1と同一部分 は同一符号を以て示している。図3において図1と異なる点は、カップリングコ ンデンサ5とトランジスタ3のベースを結ぶ電路にトランジスタと抵抗から成る スイッチ回路12が介挿されていることであり、その他の部分は図1と同一に構 成されている。電源母線Pと接地間には、抵抗13およびトランジスタ14から 成る直列回路と、抵抗15およびトランジスタ16から成る直列回路が接続され ている。トランジスタ14のベースは前記カップリングコンデンサ5に接続され 、コレクタは抵抗17を介してトランジスタ16のベースに接続されている。ト ランジスタ16のベース、エミッタ間には抵抗18が接続されている。トランジ スタ16のコレクタは抵抗19を介してトランジスタ3のベースに接続されてい る。トランジスタ3のベースと接地間には抵抗20が接続されている。FIG. 3 is a circuit diagram showing another embodiment of the present invention. 3, the same parts as those in FIG. 1 are designated by the same reference numerals. 3 is different from FIG. 1 in that a switch circuit 12 including a transistor and a resistor is inserted in an electric path connecting the coupling capacitor 5 and the base of the transistor 3, and other parts are the same as those in FIG. It is composed of A series circuit including a resistor 13 and a transistor 14 and a series circuit including a resistor 15 and a transistor 16 are connected between the power source bus P and the ground. The base of the transistor 14 is connected to the coupling capacitor 5, and the collector is connected to the base of the transistor 16 via the resistor 17. A resistor 18 is connected between the base and emitter of the transistor 16. The collector of the transistor 16 is connected to the base of the transistor 3 via the resistor 19. A resistor 20 is connected between the base of the transistor 3 and the ground.

【0014】 上記のように構成された回路において、スイッチ回路12は抵抗4およびコン デンサ7により積分されたC.Synk信号に対応した信号をトランジスタ3の ベースに供給する。すなわちトランジスタ14のベース入力信号がローレベルの ときは、該トランジスタ14がオフとなってトランジスタ16がオンとなり、ト ランジスタ3のベース入力信号はローレベルとなる。またトランジスタ14のベ ース入力信号がハイレベルのときは該トランジスタ14がオンとなってトランジ スタ16がオフとなり、トランジスタ3のベース入力信号はハイレベルとなる。 このようにスイッチ回路12を設けたことによってトランジスタ3のオン、オフ 動作は確実なものとなる。図3の回路もC.Synk信号とVBLK信号のNA ND論理により動作し、図1の回路と同様の作用、効果を奏する。In the circuit configured as described above, the switch circuit 12 is a C.I. integrated by the resistor 4 and the capacitor 7. A signal corresponding to the Sync signal is supplied to the base of the transistor 3. That is, when the base input signal of the transistor 14 is low level, the transistor 14 is turned off and the transistor 16 is turned on, and the base input signal of the transistor 3 becomes low level. When the base input signal of the transistor 14 is high level, the transistor 14 is turned on and the transistor 16 is turned off, so that the base input signal of the transistor 3 is high level. By providing the switch circuit 12 in this way, the on / off operation of the transistor 3 is ensured. The circuit of FIG. It operates by the NAND logic of the Sync signal and the VBLK signal, and has the same operation and effect as the circuit of FIG.

【考案の効果】[Effect of the device]

以上のように本考案によれば、複合同期信号を積分、遅延した信号と垂直同期 ブランキング信号とのNAND論理をとって同期信号出力を得るように構成した ので、複合同期信号の絵柄期間にノイズがあってもその影響を受けず、且つ複合 同期信号の垂直同期期間始まり位相が保存された同期出力(VD)信号を出力す ることができるため、隣チャンネル混信時などでも安定した画像を得られるとい う効果がある。 As described above, according to the present invention, the sync signal output is obtained by taking the NAND logic of the signal obtained by integrating and delaying the composite sync signal and the vertical sync blanking signal. Even if there is noise, it is possible to output a sync output (VD) signal that is not affected by the noise and whose phase is preserved at the beginning of the vertical sync period of the composite sync signal, so that a stable image can be displayed even when there is interference on adjacent channels. There is an effect that can be obtained.

【図面の簡単な説明】[Brief description of drawings]

【図1】本考案の一実施例を示す回路図。FIG. 1 is a circuit diagram showing an embodiment of the present invention.

【図2】図1の回路の各部信号波形図。FIG. 2 is a signal waveform diagram of each part of the circuit of FIG.

【図3】本考案の他の実施例を示す回路図。FIG. 3 is a circuit diagram showing another embodiment of the present invention.

【図4】従来の同期信号整形回路の一例を示す回路図。FIG. 4 is a circuit diagram showing an example of a conventional synchronization signal shaping circuit.

【図5】図4の回路の各部信号波形図。5 is a signal waveform diagram of each part of the circuit of FIG.

【符号の説明】[Explanation of symbols]

1,4,8,9,10,11,13,15,17,1
8,19,20,…抵抗 2,3,14,16,…トランジスタ 5…カップリングコンデンサ 6……ツェナーダイオード 7…積分用のコンデンサ 12…スイッチ回路
1,4,8,9,10,11,13,15,17,1
8, 19, 20, ... Resistors 2, 3, 14, 16, ... Transistor 5 ... Coupling capacitor 6 ... Zener diode 7 ... Integration capacitor 12 ... Switch circuit

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 【請求項1】 子画面その他の映像処理部へ同期信号を
供給する同期信号整形回路において、 複合同期信号を積分する積分回路と、 垂直ブランキング信号と前記積分回路の出力信号を入力
とし、該入力された垂直ブランキング信号と積分回路出
力信号がともに第1のレベルであるときにのみ特定レベ
ルの信号を同期信号として出力する論理回路とを備えた
ことを特徴とする同期信号整形回路。
1. A synchronizing signal shaping circuit for supplying a synchronizing signal to a sub-screen or other video processing unit, wherein an integrating circuit for integrating a composite synchronizing signal, a vertical blanking signal and an output signal of the integrating circuit are inputted, A synchronization signal shaping circuit comprising: a logic circuit that outputs a signal of a specific level as a synchronization signal only when both the input vertical blanking signal and the output signal of the integration circuit are at the first level.
JP090777U 1991-11-06 1991-11-06 Sync signal shaping circuit Pending JPH0543666U (en)

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