JPH0542518Y2 - - Google Patents
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- JPH0542518Y2 JPH0542518Y2 JP1990117389U JP11738990U JPH0542518Y2 JP H0542518 Y2 JPH0542518 Y2 JP H0542518Y2 JP 1990117389 U JP1990117389 U JP 1990117389U JP 11738990 U JP11738990 U JP 11738990U JP H0542518 Y2 JPH0542518 Y2 JP H0542518Y2
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- display
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- 230000006870 function Effects 0.000 description 1
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は周辺装置のエラー表示装置、特にキヤ
ツシユデイスペンサー等の自動機におけるエラー
を表示するのに適した周辺装置のエラー表示装置
に関するものである。[Detailed description of the invention] [Field of industrial application] The present invention relates to an error display device for a peripheral device, particularly an error display device for a peripheral device suitable for displaying an error in an automatic machine such as a cash dispenser. It is.
一般に、銀行業務においてキヤツシユデイスペ
ンサー、すなわち預金及び支払に関する、カード
リーダ、プリンター、入金部等のＩ／Ｏユニツト
の自動装置が用いられている。そして第１図に示
す如く、従来この自動装置（以下Ｉ／Ｏ部）とこ
れらの複数のＩ／Ｏ部（図では１台のみ示す）を
総合的に制御する制御部２との間の接続はチヤン
ネル接続となつていた。すなわち、Ｉ／Ｏ部１の
各メカニズムの電磁部やスイツチを制御するメカ
ニズム制御しレジスタ３とＩ／Ｏ部１はケーブル
で接続されているが、メカニズム制御レジスタ３
と制御部２とはチヤンネル接続で接続されてい
る。このようなシステムにおいてはＩ／Ｏ部１エ
ラーが発生した場合の対策としてエラーコードあ
るいはエラー検出アドレスを制御部２のメモリＭ
に記憶したり印字したり、あるいは場合によつて
印字できない場合には備え付けのコンソールを使
用してエラーをチエツクしていた。そしてＩ／Ｏ
部１をチヤンネルなど、回線を通して接続し回線
制御を行う場合に、回線でエラーが発生すると前
記エラーコードおよびエラー検出アドレスが表示
部に表示され係員がこれを見て処置をしている。
Generally, cash dispensers are used in banking, i.e. automatic devices of I/O units, such as card readers, printers, deposit stations, etc., for deposits and payments. As shown in FIG. 1, conventionally there is a connection between this automatic device (hereinafter referred to as I/O section) and a control section 2 that comprehensively controls these multiple I/O sections (only one is shown in the figure). was connected to a channel. That is, the mechanism control register 3 that controls the electromagnetic parts and switches of each mechanism of the I/O section 1 and the I/O section 1 are connected by a cable, but the mechanism control register 3
and the control unit 2 are connected through a channel connection. In such a system, as a countermeasure when an error occurs in the I/O section 1, the error code or error detection address is stored in the memory M of the control section 2.
In some cases, if printing was not possible, a built-in console was used to check for errors. and I/O
When the unit 1 is connected through a line such as a channel and line control is performed, if an error occurs in the line, the error code and error detection address are displayed on the display unit, and a staff member looks at the error code and takes action.
しかしながら、この場合において、表示部は、
普通、エラーコード用に例えば４桁、エラー検出
アドレスに例えば４桁が必要であり、表示部の部
品点数が多く、また上記８桁すべての表示素子が
CEにより外部から見える場所に設置しなければ
ならない問題が残つていた。
However, in this case, the display section is
Normally, for example, four digits are required for the error code and four digits for the error detection address, and the number of parts in the display section is large, and the display elements for all eight digits are required.
Due to CE, the problem remained that it had to be installed in a location that could be seen from the outside.
本考案は上記の問題を解決して、回線制御に関
連したエラー表示を全部直接に行わずにＩ／Ｏ部
のどこかにエラーが生じた場合に、これを１個の
表示素子で、エラーコードとエラー検知アドレス
を順次直列表示コードで表示することを目的とし
ている。 The present invention solves the above problem and does not directly display all errors related to line control, but when an error occurs somewhere in the I/O section, it can be detected by a single display element. The purpose is to display the code and error detection address sequentially in serial display code.
そしてこのために本考案による複数の入出力装
置と、該入出力装置を制御する制御部とを備えた
処理装置において、前記入出力装置に、エラーが
生じた際に、エラー情報であることを表示し、ま
たエラーコード情報及びエラー検知アドレス情報
を唯一桁分毎に順次表示するエラー表示部と、前
記エラー表示部を表示制御するとき、エラーであ
る旨の表示と、エラーコード及びエラー検知アド
レスコードを一桁毎に表示するとともに、前記エ
ラーコードの表示と前記エラー検知アドレスコー
ドの表示との間の間隔と、これらエラーコード及
びエラー検知アドレスコードの各桁を表示する間
隔とを異なるように表示制御するメカニズム制御
部を設けたことを特徴とする。
For this purpose, in a processing device according to the present invention that includes a plurality of input/output devices and a control unit that controls the input/output devices, when an error occurs in the input/output device, it is possible to detect error information. an error display section that sequentially displays error code information and error detection address information for each digit; The code is displayed one digit at a time, and the interval between the display of the error code and the display of the error detection address code is different from the interval at which each digit of the error code and error detection address code is displayed. It is characterized by being provided with a mechanism control section for controlling the display.
複数の入出力装置のうちいずれかにエラーが生
じた際に、複数桁からなるエラー情報を各桁毎に
時間をづらせて前記唯一桁分の表示素子に順次表
示する。しかもこのとき、エラーである旨の表示
を行うとともに、エラーコードの表示とエラー検
知アドレスコードの表示と間の間隙を、エラーコ
ード及びエラー検知アドレスコードの各桁を表示
する間隙と異なるように表示制御するので、両者
の区別を明確にすることができる。
When an error occurs in any one of the plurality of input/output devices, error information consisting of a plurality of digits is sequentially displayed on the display element corresponding to the only digit, with the time being shifted for each digit. Furthermore, at this time, an error message is displayed, and the gap between the error code display and the error detection address code display is displayed in a way that is different from the gap between the error code and each digit of the error detection address code. control, it is possible to clearly distinguish between the two.
次に本考案による一実施例を第２図及び第３図
にもとづき説明する。
Next, one embodiment of the present invention will be described based on FIGS. 2 and 3.
第２図は本考案による処理装置の一実施例構成
を示し、第３図イはそのエラー表示部を示し、同
ロは該エラー表示部に表示される文字及びドツト
を示し、同ハは該エラー表示部に表示される表示
体の信号列を示す。 FIG. 2 shows the configuration of an embodiment of the processing device according to the present invention, FIG. 3A shows its error display section, FIG. The signal string of the display body displayed on the error display section is shown.
第２図において、１０は制御部であつて該制御
部１０はＩ／Ｏ回線制御部１１を組込んでおりか
つメモリ１２を備えている。１３はＩ／Ｏ部であ
つて、該Ｉ／Ｏ部１３は、例えば１チツプCPU
を有するメカニズム制御部１４を組込んでおり、
かつ本考案によるエラー表示装置を行うエラー表
示部１５を備えている。該エラー表示部１５は第
３図イに示すように７個の表示セグメントからな
る１個の表示体１５−１とドツト表示体１５−２
より構成されている。 In FIG. 2, reference numeral 10 denotes a control section, and the control section 10 incorporates an I/O line control section 11 and is provided with a memory 12. Reference numeral 13 denotes an I/O section, and the I/O section 13 includes, for example, a one-chip CPU.
It incorporates a mechanism control section 14 having
It also includes an error display section 15 that functions as an error display device according to the present invention. The error display section 15 has one display body 15-1 and a dot display body 15-2 each consisting of seven display segments, as shown in FIG. 3A.
It is composed of
このように構成されたエラー表示部１５におい
て本考案に関するエラー表示を実現するシステム
を説明する。第２図からも判るように、本考案の
装置においてはＩ／Ｏ部１３に対する回線制御部
１１を制御部１０内に組込んでしまつているの
で、回線自体で生ずるエラーは制御部で処理され
るようになつている。またＩ／Ｏ部１３において
もメカニズム制御部１４はＩ／Ｏ部１３に組込ま
れており、Ｉ／Ｏ部１３に設けられるエラー表示
部１５はＩ／Ｏ部１３自体に何らかのエラーが発
生した場合に、Ｉ／Ｏ部１３の出力の異常が生ず
るので、その出力を利用してエラーコードとエラ
ー検出アドレスを表示するようにしている。した
がつて、回線そのものに生ずるエラーは回線制御
部１１または制御部１０に吸収されて制御部１０
で同様なエラー表示が行われることになり、直接
にエラー表示部１５に影響を与えないようになつ
ている。 A system for realizing error display according to the present invention in the error display unit 15 configured as described above will be explained. As can be seen from FIG. 2, in the device of the present invention, the line control section 11 for the I/O section 13 is built into the control section 10, so errors occurring in the line itself are handled by the control section. It is becoming more and more common. Also, in the I/O section 13, the mechanism control section 14 is incorporated in the I/O section 13, and an error display section 15 provided in the I/O section 13 is displayed when an error occurs in the I/O section 13 itself. Since an abnormality occurs in the output of the I/O unit 13, the error code and error detection address are displayed using the output. Therefore, errors that occur in the line itself are absorbed by the line control unit 11 or the control unit 10 and are transmitted to the control unit 10.
A similar error display will be displayed, and the error display unit 15 is not directly affected.
さて、エラー表示部１５におけるエラー表示そ
のものは第３図ロに示すように16進表示のアルフ
アベツト表示も含めて０〜15までの数字と、ドツ
トが表示される。 Now, as shown in FIG. 3B, the error display itself in the error display section 15 displays numbers from 0 to 15, including hexadecimal alphanumeric characters, and dots.
本考案ではエラー表示部１５において、例えば
４桁のエラーコード１，２，３，４、及び４桁の
エラー検出アドレスＡ，Ｂ，Ｃ，Ｄを表示させる
ためには、第３図ハに示したように、数字を１個
づつ順次表示するようにする。すなわち、例え
ば、まづエラーコードを表示する場合には最初に
ドツトを点灯させ次に順次エラーコードの数字が
１個づつ表示する。そしてエラーコードの４桁の
数字に続いてエラー検知アドレスを表示する。そ
れから再びドツトを点灯し、これを順次繰返す。
この場合各コードの間隔は、例えばt1＝500ms、
t2＝250msとし、かつエラーコードとエラー検出
アドレスを区別する間隙t3はt3＝750msとして、
上記エラーコードとエラー検出アドレスに対応す
るパルスが到着したら順次１桁づつ表示してゆけ
ばよい。このようにして、本考案においては、１
個の表示体１５−１で構成されたエラー表示部１
５によつて、４桁のエラーコードと４桁のエラー
検出アドレスが表示されうる。 In the present invention, in order to display, for example, 4-digit error codes 1, 2, 3, and 4 and 4-digit error detection addresses A, B, C, and D on the error display section 15, as shown in FIG. Display the numbers one by one in sequence, as shown below. That is, for example, when displaying an error code, first a dot is lit and then the numbers of the error code are displayed one by one. Then, the error detection address is displayed following the four-digit number of the error code. Then turn on the dot again and repeat this in sequence.
In this case, the interval between each code is, for example, t 1 = 500ms,
t 2 = 250 ms, and the gap t 3 that distinguishes the error code from the error detection address is t 3 = 750 ms.
When pulses corresponding to the error code and error detection address arrive, they can be displayed one digit at a time. In this way, in the present invention, 1
Error display section 1 composed of display bodies 15-1
5, a 4-digit error code and a 4-digit error detection address can be displayed.
なお、上記の実施例においては、ドツトが点灯
された場合をエラーコード表示としたが、この場
合逆にドツト点灯がエラー検出アドレスを表示し
ているものと定めることもできる。 In the above embodiment, the case where the dot is lit is used as an error code display, but in this case, the dot may be conversely determined to indicate the error detection address.
勿論、エラーの発生したステツプ・コードを示
すエラーコードや、エラー検出プログラムのエラ
ー発生アドレスを示すエラー検知アドレスは、例
えばメカニズム制御部１４に設けられた１チツプ
CPUにより検出され、そのアドレスを並直列交
換部にて直列信号に変換することにより、前記の
如く、順次これらエラーコードやエラー検知アド
レスを表示することができる。 Of course, the error code indicating the step code where the error occurred and the error detection address indicating the error occurrence address of the error detection program are stored in a single chip provided in the mechanism control section 14, for example.
By detecting the address by the CPU and converting the address into a serial signal in the parallel/serial exchange unit, these error codes and error detection addresses can be sequentially displayed as described above.
また、第３図イ，ロに示すように、７個のセグ
メントを有する表示体１５−１とドツト表示部１
５−２による表示部に代り、第４図に示す如く、
２0，２1，２2，２3のように重みづけされた１組
のランプL0，L1，L2，L3…による２進表示部１
６等の他の表示部にすることもできる。そして第
４図の場合には、各ランプを同時に複数回転滅す
ることによりエラーコード表示としてのドツトを
示すことができる。 In addition, as shown in FIG. 3A and B, a display body 15-1 having seven segments and a dot display section
5-2, as shown in FIG.
Binary display section 1 with a set of lamps L 0 , L 1 , L 2 , L 3 . . . weighted as 2 0 , 2 1 , 2 2 , 2 3 .
It is also possible to use other display units such as 6 or the like. In the case of FIG. 4, a dot can be displayed as an error code by simultaneously turning off each lamp a plurality of times.
本考案に関するエラー表示によりドツト表示と
一桁からなる表示素子で多数の桁の数字を順次表
示できるので表示体数を少なくするとともに表示
部を小形化してＩ／Ｏ部の適宜位置に設置するこ
とができ、しかも表示中のコードがエラー表示中
であることのみならず、エラーコードの表示とエ
ラー検知アドレスコードの表示とを区別する間隔
を、各桁表示間隔より異ならせことによりエラー
コードとエラー検知アドレスコードとを明確に区
別することができるので、エラー表示であること
及びエラーコードとエラー検知アドレスコードと
を確実にオペレータに通知することができる。
Since the error display according to the present invention can sequentially display a large number of digits using a display element consisting of a dot display and a single digit, the number of displays can be reduced and the display section can be made smaller and installed at an appropriate position in the I/O section. Moreover, not only can the code being displayed be displayed as an error, but also the error code and error can be distinguished by making the interval between the display of the error code and the display of the error detection address code different from the display interval of each digit. Since it is possible to clearly distinguish between the detected address code and the detected address code, it is possible to reliably notify the operator of the error display and the error code and the error detected address code.
第１図は従来のエラー表示装置、第２図は本考
案によるエラー表示装置付処理装置の一実施例、
第３図イはそのエラー表示部、同ロは該エラー表
示部に表示される文字およびドツトを示し、同ハ
は該エラー表示部に表示される表示体の信号列、
第４図はエラー表示部の他の例を示す。
図中、１０は制御部、１１はＩ／Ｏ回線制御
部、１２はメモリ、１３はＩ／Ｏ部、１４はメカ
ニズム制御部、１５はエラー表示部、を夫々示
す。
FIG. 1 shows a conventional error display device, and FIG. 2 shows an embodiment of a processing device with an error display device according to the present invention.
In Figure 3, A shows the error display section, B shows the characters and dots displayed on the error display section, and C shows the signal string of the display body displayed on the error display section.
FIG. 4 shows another example of the error display section. In the figure, 10 is a control section, 11 is an I/O line control section, 12 is a memory, 13 is an I/O section, 14 is a mechanism control section, and 15 is an error display section.
Claims (1)
制御部とを備えた処理装置において、 前記入出力装置に、 エラーが生じた際に、エラー情報であることを
表示し、またエラーコード情報及びエラー検知ア
ドレス情報を唯一桁分毎に順次表示するエラー表
示部と、 前記エラー表示部を表示制御するとき、エラー
である旨の表示と、エラーコード及びエラー検知
アドレスコードを一桁毎に表示するとともに、前
記エラーコードの表示と前記エラー検知アドレス
コードの表示との間の間隔と、これらエラーコー
ド及びエラー検知アドレスコードの各桁を表示す
る間隔とを異なるように表示制御するメカニズム
制御部を設けたことを特徴とする処理装置。[Scope of Claim for Utility Model Registration] In a processing device equipped with a plurality of input/output devices and a control unit that controls the input/output devices, when an error occurs in the input/output devices, error information is provided. and an error display section that sequentially displays error code information and error detection address information for each unique digit; The address code is displayed one digit at a time, and the interval between the error code display and the error detection address code display is different from the interval at which each digit of the error code and error detection address code is displayed. 1. A processing device comprising a mechanism control section for controlling display on the display.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990117389U JPH0542518Y2 (en) | 1990-11-08 | 1990-11-08 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990117389U JPH0542518Y2 (en) | 1990-11-08 | 1990-11-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0374051U JPH0374051U (en) | 1991-07-25 |
| JPH0542518Y2 true JPH0542518Y2 (en) | 1993-10-26 |
Family
ID=31665605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990117389U Expired - Lifetime JPH0542518Y2 (en) | 1990-11-08 | 1990-11-08 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0542518Y2 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5017933A (en) * | 1973-06-19 | 1975-02-25 | ||
| JPS5311019B2 (en) * | 1973-12-05 | 1978-04-18 | ||
| JPS541330B2 (en) * | 1973-04-16 | 1979-01-23 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5311019U (en) * | 1976-07-09 | 1978-01-30 | ||
| JPS541330U (en) * | 1977-06-03 | 1979-01-06 |
-
1990
- 1990-11-08 JP JP1990117389U patent/JPH0542518Y2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS541330B2 (en) * | 1973-04-16 | 1979-01-23 | ||
| JPS5017933A (en) * | 1973-06-19 | 1975-02-25 | ||
| JPS5311019B2 (en) * | 1973-12-05 | 1978-04-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0374051U (en) | 1991-07-25 |
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