JPH0542016B2

JPH0542016B2 -

Info

Publication number: JPH0542016B2
Application number: JP87158806A
Authority: JP
Inventors: Teru Ishizuka
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1986-07-03
Filing date: 1987-06-27
Publication date: 1993-06-25
Also published as: JPS63145545A

Description

[Detailed description of the invention]

〔産業上の利用分野〕本発明はデータ処理装置に関し、特に演算回路
等のチエツクに用いられるモジユロＷ回路に関す
る。〔従来の技術〕モジユロＷ回路は、主に演算回路等のチエツク
回路として従来より頻繁に使用されているチエツ
ク回路の１つである。ところで、モジユラスＷと
しては、Ｗ＝2^w−１（例えば、３、７、15、…）
がしばしば用いられる。この理由は、モジユロＷ
の値をｗビツトで表現できるから、他のモジユラ
スに比べて低コストで実現できるからである（以
下、Ｗ＝2^w−１の代表としてＷ＝2²−１＝３を考
える。）。モジユロ３の３通りの値０、１、２に対
し、２ビツトデータで表現することができる４通
りの値〔０、０〕、〔０、１〕、〔１、０〕、〔１、
１〕のうちの３通りの値を定義づける。例えば、
０に対し〔０、０〕、１に対し〔０、１〕、２に対
し〔１、０〕を対応させる。第９図に従来のモジユロ３回路の一例を示す。
第９図を参照して、演算装置９０００は第１入力
データと第２入力データとを入力すると、それぞ
れ第１入力オペランドレジスタ９００１、第２入
力オペランドレジスタ９００２に格納し、演算回
路９０１１によつて、第１入力オペランドと第２
入力オペランドとの間の演算を実行し、その結果
を演算結果レジスタ９００３に格納し、その後出
力する。この演算装置９０００に用いられるモジユロ３
回路は、モジユロ３期待値生成回路９０１２と、
モジユロ３期待値レジスタ９００４と、モジユロ
３一致チエツク回路９０１３と、エラー表示フラ
グ９００５とで構成される。モジユロ３期待値生成回路９０１２は第１入力
オペランドレジスタ９００１と第２入力オペラン
ドレジスタ９００２とからそれぞれデータパス９
０１，９０２を通して第１入力オペランドと第２
入力オペランドとを入力する。モジユロ３期待値
生成回路９０１２は演算回路９０１１に対応した
モジユロ３演算を実行し、演算結果のモジユロ３
の期待値を生成して、データパス９１２を通して
モジユロ３期待値レジスタ９００４に出力する。モジユロ３期待値レジスタ９００４はモジユロ
３期待値生成回路９０１２の出力であるモジユロ
３期待値をデータパス９１２を通して入力し、格
納した後、データパス９０４を通してモジユロ３
一致チエツク回路９０１３に出力する。モジユロ３一致チエツク回路９０１３は演算結
果レジスタ９００３よりデータパス９０３を通し
て演算結果を入力すると共に、前記モジユロ３期
待値レジスタ９００４よりデータパス９０４を通
してモジユロ３期待値を入力すると、演算結果の
モジユロ３を生成し、その値と、前記モジユロ３
期待値が一致しているか否かをチエツクし、一致
していないときはエラー報告をデータパス９１３
を通してエラー表示フラグ９００５に出力する。エラー表示フラグ（以下EIFと呼ぶ）９００５
はデータパス９１３を通してエラー報告を入力す
ると、それを格納し、以後解除信号を入力するま
で、その値を保持すると共に、エラー報告をデー
タパス９０５を通して出力する。上述した動作により演算装置９０００の故障が
検出、報告されるが、一般にモジユロ３チエツク
回路においては、第９図で説明したよりも詳細に
チエツクを実行している。つまり、演算回路の最
終結果だけでなく、中間結果に対しても同様な一
致チエツクが実行されている。この場合の中間結
果のモジユロ３期待値はデータパス９２１を通つ
て演算回路に入力される。第１０図は演算装置内の演算回路の一部であつ
て、その中間結果に対してモジユロ３チエツクを
実行する場合の一例を示す図である。第１０図を参照して、演算回路８０００は２個
の２進データＸ、Ｙと、それぞれのモジユロ３値
Ａ、Ｂとを入力し、ＸとＹとの間の演算結果Ｚ
と、Ｚのモジユロ３値Ｃと、モジユロ３チエツク
の結果によるエラー報告Ｅとを出力する。第１入力レジスタ８０１と第２入力レジスタ８
０２とは、それぞれＸとＹとを入力し、格納した
後、それぞれデータパス８１，８２を通してＸ、
Ｙを出力し、図示のようにＸは演算回路８１１
と、第１入力モジユロ３生成回路８１２とに入力
され、Ｙは演算回路８１１と第２入力モジユロ３
生成回路８１３とに入力される。演算回路８１１はデータパス８１を通してＸ
を、信号線８２を通してＹを入力するとＸとＹと
の間で演算を実行し、その演算結果Ｚをデータパ
ス９１を通して、演算結果出力レジスタ８０３に
出力する。演算結果出力レジスタ８０３はデータパス９１
を通してＺを入力し、格納した後、データパス８
３を通してＺを出力する。Ｚは、演算結果８００
０の出力となると共に演算結果モジユロ３生成回
路８１６の入力となる。第１入力モジユロ３生成回路８１２はデータパ
ス８１を通して上記のＸを入力すると、そのモジ
ユロ３値を生成し、データパス９２を通して出力
し、一致回路８１４と第１モジユロ３保持レジス
タ８０４の入力とする。第２入力モジユロ３生成回路８１３はデータパ
ス８２を通して上記のＹを入力すると、そのモジ
ユロ３値を生成し、データパス９３を通して出力
し、一致回路８１５と、第２モジユロ３保持レジ
スタ８０５の入力とする。第１モジユロ３保持レジスタ８０４と、第２モ
ジユロ３保持レジスタ８０５は、それぞれデータ
パス９２，９３を通して上記のＸ、Ｙのモジユロ
３値を入力し、格納した後、それぞれデータパス
８４，８５を通してモジユロ３演算回路８１７の
入力とする。モジユロ３演算回路８１７はデータパス８４を
通してＸのモジユロ３値を、またデータパス８５
を通してＹのモジユロ３値を入力し、演算回路８
１１の演算に対応したモジユロ３演算を実行し、
前記演算結果Ｚのモジユロ３の期待値を生成す
る。そして、この期待値をデータパス９７を通し
て出力し、一致回路８１８の１入力とする。演算回路モジユロ３生成回路８１６はデータパ
ス８３を通して演算結果Ｚを入力すると、Ｚのモ
ジユロ３値を生成し、データパス９６を通して一
致回路８１８とモジユロ３出力レジスタ８０６の
入力とする。モジユロ３出力レジスタ８０６はデータパス９
６を通してＺのモジユロ３値を入力し、格納した
後データパス８６を通してＺのモジユロ３値Ｃを
出力する。Ｃは演算回路８０００の１出力とし
て、後段のモジユロ３チエツク回路の入力等に用
いられる。一致回路８１４はデータパス９２を通して、上
記のＸのモジユロ３値を入力すると共に、Ｘのモ
ジユロ３期待値Ａを入力し、Ｘのモジユロ３値
と、その期待値Ａが一致しているか否かをチエツ
クし、一致していないときはエラー報告をデータ
パス９４を通してEIF（エラー表示フラグ）８０
８に出力する。一致回路８１５はデータパス９３より入力され
るＹのモジユロ３値と、その期待値Ｂとを比較
し、その結果をデータパス９５を通してEIF８０
９に出力する。さらに、一致回路８１８はデータパス９６より
入力されるＺのモジユロ３値と、データパス９７
より入力される期待値とを比較し、その結果をデ
ータパス９８を通してEIF８０７に出力する。 EIF８０７，８０８、及び８０９は、それぞれ
データパス９８，９４，９５を通してエラー報告
を入力すると、それを格納し、以後解除信号を入
力するまでその値を保持すると共に、その値を論
理和回路８１０に出力する。論理和回路８１０は、EIF８０７，８０８、及
び８０９のいずれかより、エラー報告を入力する
と、故障発生を示すエラー報告Ｅを演算回路８０
００の１出力として出力する。〔発明が解決しようとする問題点〕第９図及び第１０図に示すように従来のモジユ
ロ３回路では、モジユロ３が「データの示す数値
を３で割つた余り。」であるという数字的理由か
ら、モジユロ３の値として３、つまり２進データ
〔１、１〕は考慮されていないが、本来データ処
理装置で用いられるモジユロ３回路は、回路の故
障を検出するためのチエツク回路に用いられてい
るのであるから、故障によつてモジユロ３の値が
〔１、１〕となるケースも考慮すべきである。例えば第１０図において、第１入力モジユロ３
生成回路８１２の故障によりデータパス９２のパ
ス上に２進データ〔１、１〕が出力された場合、
従来のモジユロ３回路は〔１、１〕の入力に対す
る出力は不定とされ、一致回路８１４、モジユロ
３演算回路８１７、及び一致回路８１８等の出力
は、論理的な意味を持たずその回路構成に依存す
る。従つてモジユロ３回路自体の故障によつて
〔１、１〕のパターンが生じた場合、その故障を
検出する事は困難であり、さらに演算回路上の故
障によつて演算結果が不正となつた場合もそのモ
ジユロ３の値が、上記〔１、１〕に対する出力と
同じ値の場合には、その故障は検出されず、その
チエツク回路の検出率は著しく低下するばかりで
なく、それより下段のチエツク回路においてエラ
ー表示フラグが点灯した時にはその故障箇所の指
摘に誤りを生ずる要因となる。また演算回路の一部をLSI等で実現する様な場
合、そのLSI等単体の故障検出のための評価に
は、通常ある種のテストパターンの入力に対する
出力およびフリツプフロツプ内の値を用いて、
LSI等内の論理ゲートや論理パターンの検証をす
る。LSI内にモジユロ３回路を含む場合には、テ
スト入力として〔１、１〕のケースを含まない
と、その検出率が向上しないため、演算回路全体
としては論理的に全く無意味とされる〔１、１〕
の入力に対しても論理の記述が必要となり、その
論理は回路構成に完全に依存するため、以上に複
雑で容易に理解しがたい記述となつてしまう。一方モジユロ３を用いたチエツク方式として
は、前述の様にモジユロ３の期待値と、実際の演
算結果から生成されるモジユロ３の値とを一致チ
エツクするため、検出率を向上させるためには、
演算回路各部の期待値を生成し、その個々にエラ
ー表示フラグを設定する必要があり、ハードウエ
ア量の増加が大きいと共に、その中の複数のエラ
ー表示フラグが点灯した時には、その原因が同じ
故障によるものか否かの判別が困難である。一般に、従来のモジユロＷ回路では２進値
〔１、…、１〕に対する考慮がされていないため、
モジユロＷ回路としての故障の検出率、分割能の
向上が困難であり、さらに近年のLSI化に伴うチ
エツク回路の検証の際無意味な〔１、…、１〕の
論理記述が設計効率向上の妨げとなつているとい
う欠点がある。〔問題点を解決するための手段〕本発明では、ｎ（ｎは２以上の整数）個のｗ（ｗ
は２以上の整数）ビツトデータA₁＝〔a₁₁、…、
a_1w〕、A₂＝〔a₂₁、…、a_2w〕、…、An＝〔a_o1、…、
a_ow〕が入力とし、該ｎ個の入力A₁、A₂、…、
An間でのモジユロＷ（Ｗ＝2^w−１）演算の結果を
Ｄ＝〔d₁、…、d_w〕としたとき、前記入力A₁、
A₂、…、Anのうちの１つ以上が〔１、…、１〕
のときは、Ｃ＝〔１、…、１〕、その他のときはＣ
＝〔d₁、…、d_w〕となるｗビツトデータＣ＝〔c₁、
…、c_w〕を出力するモジユロＷ演算回路と、該ｗ
ビツトデータＣと他のｍ（ｍは２以上の整数）個
のｗビツトデータB₁＝〔b₁₁、…、b_1w〕、B₂＝
〔b₂₁、…、b_2w〕、…、Bm＝〔b_n1、…、b_nw〕とを
入力とし、該ｍ＋１個の入力が全て同じ値のとき
はＥ＝〔c₁、…、c_w〕、前記ｍ＋１個の入力のいず
れかが異なる値のとき、またはいずれかの値が
〔１、…、１〕のときはＥ＝〔１、…、１〕となる
ｗビツトデータＥ＝〔e₁、…、e_w〕を出力するモ
ジユロＷ一致回路と、前記モジユロＷ演算回路及
びモジユロＷ一致回路の入出力部および中間結果
のモジユロＷ値の伝達パス上にあつて、該モジユ
ロＷ値Ｆ＝〔f₁、…、f_w〕とストローブ信号とを
入力とし、出力Ｇ＝〔１、…、１〕の状態でスト
ローブ信号を入力するとＧ＝〔１、…、１〕、その
他の状態でストーロブ信号を入力すると、Ｇ＝
〔f₁、…、f_w〕となるｗビツトデータＧ＝〔g₁、
…、g_w〕を前記入力Ｆ＝〔f₁、…、f_w〕の１スト
ローブ後のモジユロｗ値として出力するモジユロ
３レジスタとを備え、前記ｎ個の入力データA₁、
A₂、…、An間の演算結果Ｄと、前記ｍ個の入力
データB₁、B₂、…、Bmとの全てが一致し、かつ
入力データのなかに〔１、…、１〕の値がないと
きは、ｗビツトデータＥ＝Ｄ＝〔d₁、…、d_w〕を
出力し、その他のときはＥ＝〔１、…、１〕を保
持し出力すると共に、前記モジユロＷレジスタの
保持値によつて〔１、…、１〕の伝達経路を検出
するようにしたことを特徴とするモジユロＷ回路
が得られる。また本発明では上記のモジユロＷレジスタに
は、入力Ｆ＝〔１、…、１〕または出力Ｇ＝〔１、
…、１〕の状態でストローブ信号を入力するとｌ
＝１、その他の状態でストローブ信号を入力する
とｌ＝０となる１ビツトデータｌを出力する機能
が付加され、前記ｎ個の入力データA₁、A₂、…、
An間の演算結果Ｄと、前記ｍ個の入力データ
B₁、B₂、…、Bmとの全てが一致し、かつ、入力
データのなかに〔１、…、１〕の値がないとき
は、ｗビツトデータＥ＝Ｄ＝〔d₁、…、d_w〕を出
力し、その他のときはＥ＝〔１、…、１〕を保持
し、該ｗビツトデータＥと、１ビツトデータｌを
用いてエラー報告とを出力すると共に、前記モジ
ユロＷレジスタの保持値によつて〔１、…、１〕
の伝達経路を検出するようにしたことを特徴とす
るモジユロＷ回路が得られる。〔実施例〕次に本発明について図面を参照して説明する。
なお、ここでは、モジユロＷ回路の一例としてモ
ジユロ３回路について説明する。第１図は本発明の実施例であり、本発明のモジ
ユロ３回路をチエツク回路として使用した演算回
路のブロツク図である。第１図を参照して、演算回路６０００は、２個
の２進データＸ、Ｙと、それぞれのモジユロ３期
待値Ａ、Ｂとを入力とし、ＸとＹとの間の演算結
果Ｚと、Ｚのモジユロ３値Ｃとを出力する。第１入力レジスタ７０１と第２入力レジスタ７
０２は、それぞれＸとＹとを入力し、格納した
後、それぞれデータパス７１，７２を通してＸ、
Ｙを出力し、図示のように演算回路６０１と、第
１モジユロ３生成回路６０２と第２入力モジユロ
３生成回路６０３の１入力とする。演算回路６０１はデータパス７１を通してＸを
データパス７２を通してＹを入力すると、ＸとＹ
との間で演算を実行し、その演算結果Ｚをデータ
パス６１を通し、演算結果出力レジスタ７０３に
出力する。演算結果出力レジスタ７０３はデータパス６１
を通してＺを入力し、格納した後、データパス７
３を通してＺを出力する。Ｚは演算回路６０００
の出力になると共に、演算結果モジユロ３生成回
路６０６の入力とされる。第１入力モジユロ３生成回路６０２はデータパ
ス７１を通して上記Ｘを入力すると、そのモジユ
ロ３値を生成し、データパス６２を通して出力
し、第１入力モジユロ３一致回路６０４の１入力
とする。第２入力モジユロ３生成回路６０３はデータパ
ス７２を通して上記Ｙを入力すると、そのモジユ
ロ３値を生成し、データパス６３を通して出力
し、第２入力モジユロ３一致回路６０５の１入力
とする。演算結果モジユロ３生成回路６０６はデータパ
ス７３を通して上記Ｚを入力すると、そのモジユ
ロ３値を生成し、データパス６６を通して出力
し、演算結果モジユロ３一致回路６０８の１入力
とする。第１入力モジユロ３一致回路６０４はデータパ
ス６２を通して上記Ｘのモジユロ３値を入力する
と共に、Ｘのモジユロ３期待値Ａを入力しＸのモ
ジユロ３値と、その期待値Ａが一致しているか否
かをチエツクし、一致している時はＸのモジユロ
３値をそのまま出力し、Ｘのモジユロ３値と期待
値Ａのいずれかが〔１、１〕の時、あるいはＸの
モジユロ３値と期待値Ａが一致していない時は、
〔１、１〕を出力する。この出力されたモジユロ
３値はデータパス６４を通して第１モジユロ３保
持レジスタ７０４の入力とする。第２入力モジユロ３一致回路６０５はデータパ
ス６３を通して上記Ｙのモジユロ３値を入力する
と共に、Ｙのモジユロ３期待値Ｂを入力し上記第
１入力モジユロ３一致回路６０４と同様に一致チ
エツクを実行し、Ｙのモジユロ３値あるいは
〔１、１〕をデータパス６５を通して出力し、第
２モジユロ３保持レジスタ７０５の入力とする。第１モジユロ３保持レジスタ７０４はデータパ
ス６４を通して、第１入力モジユロ３一致回路６
０４の出力モジユロ３値を入力し、ストローブ信
号によつて格納後、データパス７４を通して出力
し、モジユロ３演算回路６０７の１入力とする。
ただし、ストローブ信号入力前の本レジスタ内の
保持値が〔１、１〕のときは、ストローブ信号入
力後も〔１、１〕が保持され、ストローブ信号に
関らず、本レジスタの出力モジユロ３値は〔１、
１〕を保ち、変化しない。第２モジユロ３保持レジスタ７０５はデータパ
ス６５を通して、第２入力モジユロ３一致回路６
０５の出力モジユロ３値を入力し、ストローブ信
号によつて格納後、データパス７５を通して出力
し、モジユロ３演算回路６０７の１入力とする。
ただしストローブ信号入力前の本レジスタ内の保
持値が〔１、１〕のときは、第１モジユロ３保持
レジスタ７０４と同様に〔１、１〕が保持され、
出力は変化しない。モジユロ３演算回路６０７は第１モジユロ３保
持レジスタ７０４の出力モジユロ３値をデータパ
ス７４を通して入力すると共に第２モジユロ３保
持レジスタ７０５の出力モジユロ３値をデータパ
ス７５を通して入力とし、いずれかのモジユロ３
値が〔１、１〕の時は〔１、１〕をそのまま出力
し、両方共に〔１、１〕でない時には、その２個
のモジユロ３値間で、演算回路６０１に対応した
モジユロ３演算を実行し、その結果を出力する。
モジユロ３演算回路６０７の出力は演算結果Ｚの
モジユロ３期待値として、データパス６７を通し
て演算結果モジユロ３一致回路６０８の１入力と
する。演算結果モジユロ３一致回路６０８はデータパ
ス６６を通して演算結果Ｚのモジユロ３値を入力
すると共に、データパス６７を通してＺのモジユ
ロ３期待値を入力すると、第１入力モジユロ３一
致回路６０４、および第２入力モジユロ３一致回
路６０５と同様にして、Ｚのモジユロ３値とその
期待値との一致チエツクを実行し、一致している
時はＺのモジユロ３値をそのまま出力し、Ｚのモ
ジユロ３値と期待値とのいずれかが〔１、１〕の
時、あるいはＺのモジユロ３値と期待値が一致し
ていない時は、〔１、１〕を出力する。そして、
出力されたモジユロ３値はデータパス６８を通し
て、モジユロ３出力レジスタ７０６の入力とな
る。モジユロ３出力レジスタ７０６は、演算結果モ
ジユロ３一致回路６０８の出力モジユロ３値をデ
ータパス６８を通して入力し、ストローブ信号に
よつて格納後、データパス７６を通して出力す
る。この出力モジユロ３値Ｃは、演算回路６００
０の１出力として後段のモジユロ３回路の入力等
に用いられる。ただし、ストローブ信号入力前の
本レジスタ内の保持値が〔１、１〕のときは、第
１、第２モジユロ３保持レジスタ７０４，７０５
と同様に〔１、１〕が保持され、出力は変化しな
い。演算回路６０００において、例えば、第１モジ
ユロ３保持レジスタ７０４の出力に故障が生じ、
データパス７４上のモジユロ３値が〔１、１〕と
なつた場合、モジユロ３の値として不正な値
〔１、１〕は、データパス７４を通りモジユロ３
演算回路６０７を経て、データパス６７を通り、
演算結果モジユロ３一致回路６０８からデータパ
ス６８を通り、さらにモジユロ３出力レジスタ７
０６からデータパス７６を通つて、モジユロ３値
として、Ｃ＝〔１、１〕が出力される。また第２の例として、第２入力モジユロ３一致
回路６０５により、Ｙのモジユロ３値とその期待
値Ｂが一致しない時は〔１、１〕がデータパス６
５を通して出力され、第２モジユロ３保持レジス
タ７０５からデータパス７５を通り、モジユロ３
演算回路６０７からデータパス６７を通り、演算
結果モジユロ３一致回路６０８からデータパス６
８を通り、モジユロ３出力レジスタ７０６からデ
ータパス７６を通つてモジユロ３値としてＣ＝
〔１、１〕が出力される。さらに演算回路６０１の故障によつて、演算結
果Ｚが異常な値のときは、そのモジユロ３値はデ
ータパス６６から、演算結果モジユロ３一致回路
６０８に入力され、データパス６７上の期待値と
の一致チエツクが実行され、一致しない時の値
〔１、１〕がデータパス６８を通つてモジユロ３
出力レジスタ７０６からデータパス７６を通つ
て、モジユロ３値としてＣ＝〔１、１〕が出力さ
れる。入力の期待値Ａ＝〔１、１〕の場合も同様であ
り、データパス６４，７４，６７，６８，７６、
上のモジユロ３値は〔１、１〕となり、モジユロ
３値Ｃ＝〔１、１〕を出力する。以上述べた様に、演算回路６０００内に故障が
生じた時または入力データが不正の時には、出力
モジユロ３値Ｃは、モジユロ３の値としては不正
な値〔１、１〕となり、演算回路６０００の出力
Ｃより前段で故障が生じた事を、後段のモジユロ
３回路に伝達する事ができる。またこのモジユロ３値Ｃ＝〔１、１〕によつて
故障が報告された後、回路全体のどの部分で故障
が生じたかを知るために不正なモジユロ３値
〔１、１〕がどのように伝搬してきたかを調べれ
ば、故障箇所を調べることが容易である。第２図は本発明の第２の実施例を示すブロツク
図であり、第１図の演算回路６０００と同様な各
種演算回路を組み合わせた例であつて、本発明の
モジユロ３回路は、各演算回路ブロツク内に、そ
の演算回路に対応した構成で含まれている。な
お、以下の説明において、□＋はモジユロ３加算、
□−はモジユロ３減算または反転、及び□・はモジユ
ロ３乗算を示す。第２図を参照して、演算回路７０００は６個の
２進数Ｘ、Ｙ、Ｚ、Ｒ、Ｓ、Ｔの入力に対し、Ｐ
＝−（Ｘ＋Ｙ＋Ｚ−Ｒ）、Ｑ＝（Ｘ＋Ｙ−Ｓ・Ｙ）・
（Ｘ＋Ｙ＋Ｚ−Ｒ）となる２個の２進数Ｐ、Ｑを
出力すると共に、その演算回路に対して、Ｘ、
Ｙ、Ｚ、Ｒ、Ｓ、Ｔのそれぞれのモジユロ３の値
Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆを入力し、Ｌ＝□−（Ａ□＋
Ｂ□＋Ｃ□−Ｄ）、Ｍ＝（Ａ□＋Ｂ□−Ｅ□・Ｆ）□・
（Ａ□＋Ｂ
□＋Ｃ□−Ｄ）となる２個のモジユロ３の値Ｌ、Ｍを
出力する。加算回路２０１は上記Ｘ、Ｙを入力すると、Ｘ
＋Ｙを生成し、データパス１を通して出力し、加
算回路２０４と減算回路２０５の１入力とすると
共に、加算回路２０１内のモジユロ３回路は、Ｘ
とＹのモジユロ３値Ａ、Ｂを入力し、Ｘ＋Ｙのモ
ジユロ３期待値を生成し、加算結果のチエツクを
して、故障が検出された時は〔１、１〕を、それ
以外の時は、Ｘ＋Ｙのモジユロ３値Ａ□＋Ｂを、デ
ータパス２１を通して出力し、加算回路２０４と
減算回路２０５の１入力とする。減算回路２０２は前記Ｚ、Ｒを入力するとＺ−
Ｒを生成し、データパスＺを通して出力すると共
に、Ｚ、Ｒのモジユロ３値Ｃ、Ｄを入力しＺ−Ｒ
の結果のチエツクをして、〔１、１〕またはＣ□−
Ｄをデータパス２２を通して出力し、加算回路２
０４の１入力とする。乗算回路２０３は、上記Ｓ、Ｔを入力すると
Ｓ・Ｔ（＝Ｓ×Ｔ）を生成し、データパス３を通
して出力すると共に、Ｓ、Ｔのモジユロ３値Ｅ、
Ｆを入力し、Ｓ・Ｔの結果のチエツクをして、
〔１、１〕またはＥ□・Ｆをデータパス２３を通し
て出力し、演算回路２０５の１入力とする。加算回路２０４はデータパス１を通してＸ＋Ｙ
を、データパス２を通してＺ−Ｒを入力し、Ｘ＋
Ｙ＋Ｚ−Ｒを生成し、データパス４を通して出力
すると共に、データパス２１を通してＸ＋Ｙのモ
ジユロ３値Ａ□＋Ｂを、データパス２２を通してＺ
−Ｒのモジユロ３値Ｃ□−Ｄを入力し、Ｘ＋Ｙ＋Ｚ
−Ｒの結果のチエツクをして、Ａ□＋Ｂ□＋Ｃ□−Ｄを
データパス２４を通して出力する。ここでもし、
加算回路２０４内で故障が検出された場合、ある
いは加算回路２０４の入力以前に〔１、１〕とな
つている場合（Ａ□＋ＢまたはＣ□−Ｄが〔１、１〕
の場合）には、Ａ□＋Ｂ□＋Ｃ□−Ｄ＝〔１、１〕をデ
ータパス２４を通して出力し、この出力を反転回
路２０６、乗算回路２０７の１入力とする。減算回路２０５はデータパス１を通してＸ＋Ｙ
を、データパス３を通してＳ・Ｔを入力し、Ｘ＋
Ｙ−Ｓ・Ｔを生成し、データパス５を通して出力
すると共に、データパス２１を通してＡ□＋Ｂを、
データパス２３を通してＥ□・Ｆを入力し、Ｘ＋Ｙ
−STのチエツクをして、Ａ□＋Ｂ□−Ｅ□・Ｆをデー
タパス２５を通して出力し、乗算回路２０７の１
入力とする。データパス２５上のモジユロ３値も
それより前段に故障が発生していた場合には
〔１、１〕となる。反転回路２０６はデータパス４を通してＸ＋Ｙ
＋Ｚ−Ｒを入力すると、−（Ｘ＋Ｙ＋Ｚ−Ｒ）を生
成し、データパス６を通して出力すると共に、デ
ータパス２４を通してＡ□＋Ｂ□＋Ｃ□−Ｄを入力し、
−（Ｘ＋Ｙ＋Ｚ−Ｒ）のチエツクをして□−（Ａ□＋
Ｂ□＋Ｃ□−Ｄ）をデータパス２６を通して出力す
る。データパス２６上のモジユロ３値もそれより
前段に故障が発生していた場合には〔１、１〕と
なる。乗算回路２０７はデータパス４を通してＸ＋Ｙ
＋Ｚ−Ｒを、データパス５を通してＸ＋Ｙ−Ｓ・
Ｔを入力すると（Ｘ＋Ｙ＋Ｚ−Ｒ）（Ｘ＋Ｙ−
Ｓ・Ｔ）を生成し、データパス７を通して出力す
ると共に、データパス２４を通してＡ□＋Ｂ□＋Ｃ□−
Ｄを、データパス２５を通してＡ□＋Ｂ□−Ｅ□・Ｆを
入力すると、（Ｘ＋Ｙ＋Ｚ−Ｒ）（Ｘ＋Ｙ−Ｓ・
Ｔ）をチエツクし、（Ａ□＋Ｂ□＋Ｃ□−Ｄ）□・（Ａ
□＋
Ｂ□−Ｅ□・Ｆ）をデータパス２７を通して出力す
る。データパス２７上のモジユロ３値も、それよ
り前段に故障が発生していた場合には、〔１、１〕
となる。反転回路２０６の出力Ｐ＝−（Ｘ＋Ｙ＋Ｚ−Ｒ）
とそのモジユロ３値Ｌ＝□−（Ａ□＋Ｂ□＋Ｃ□−Ｄ）
お
よび乗算回路２０７の出力Ｑ＝（Ｘ＋Ｙ＋Ｚ−Ｒ）
（Ｘ＋Ｙ−Ｓ・Ｔ）とそのモジユロ３値Ｍ＝（Ａ□＋
Ｂ□＋Ｃ□−Ｄ）□・（Ａ□＋Ｂ□−Ｅ□・Ｆ）は演算
回路７
０００の出力となり、後段の回路に入力される。ここで、例えば前記加算回路２０３内に故障が
発生して、データパス２３上のモジユロ３値が
〔１、１〕となつた場合、このモジユロ３値は、
減算回路２０５を経て、データパス２５を通り、
乗算回路２０７を経てデータパス２７を通りＭ＝
〔１、１〕となつて出力される。Ｍ＝〔１、１〕は
不正データであり、Ｍに至るまでのどこかに故障
が発生した事が明示され、かつ〔１、１〕の経路
をたどることによつてその原因が乗算回路２０３
であることを指摘する事も容易である。第２の例として入力Ｄ＝〔１、１〕の場合、モ
ジユロ３値の不正データ〔１、１〕は、減算回路
２０２を経て、データパス２２を通り、加算回路
２０４を経て、データパス２４を通り、反転回路
２０６を経て、データパス２６を通り、Ｌ＝〔１、
１〕となつて出力されると共に、データパス２４
から乗算回路２０７を経て、データパス２７を通
り、Ｍ＝〔１、１〕となつて出力される。Ｌ＝Ｍ
＝〔１、１〕は不正データであり、ＬまたはＭに
至るまでのどこかに故障が発生した事が明示さ
れ、かつ〔１、１〕の経路をたどることによつ
て、その原因が演算回路７０００ではなく、それ
より前段に原因があり、ＬとＭが〔１、１〕とな
る原因は同一の原因によるものであることが判明
する。従来のモジユロ３回路の場合〔１、１〕に対す
る考慮がされていないため、回路の途中に上述し
た様な故障が生じた場合、前記Ｌ、Ｍの値は、他
の入力及び回路構成等に依存するため、不正デー
タか否かの判断が困難であり、検出されない場合
も生じてくる。また故障箇所を指摘する際も途中
の不正データの値の判断が困難なために、その分
解能は非常に低くなつてしまう。一方本実施例の場合、不正データは〔１、１〕
という値で判断することが容易なため、故障の検
出率も高く、かつ〔１、１〕の値が通つたパスの
値は全て〔１、１〕であるからその〔１、１〕の
値の原因となつている故障箇所もさがしやすく分
解能も高くなる。また従来のモジユロ３回路と異なり入力として
〔１、１〕を考慮し、かつ出力の〔１、１〕も論
理的に意味のある値のため、LSI等で実現した場
合その論理検証のためだけに、理論的に無意味な
〔１、１〕の記述をする必要もなく、設計効率に
支障をきたさない。第３図は本発明の第３の実施例を示すブロツク
図であり、第１図は演算回路６０００内の３個の
モジユロ３レジスタ７０４，７０５，７０６に、
入力モジユロ３値または出力モジユロ３値が
〔１、１〕の状態でストローブ信号を入力すると
〔１〕、その他の状態でストローブ信号を入力する
と [Industrial Application Field] The present invention relates to a data processing device, and particularly to a modulo W circuit used for checking an arithmetic circuit or the like. [Prior Art] A modulo W circuit is one of the check circuits that has been frequently used in the past, mainly as a check circuit for arithmetic circuits and the like. By the way, the modulus W is W=2 ^w -1 (for example, 3, 7, 15,...)
is often used. The reason for this is Mojiyuro W
This is because the value of can be expressed in w bits, so it can be realized at a lower cost than other moduli (hereinafter, W=2 ² -1=3 will be considered as a representative of W=2 ^w -1). For the three values 0, 1, and 2 of modulus 3, there are four values that can be expressed with 2-bit data: [0, 0], [0, 1], [1, 0], [1,
Define three values of [1]. for example,
0 corresponds to [0, 0], 1 corresponds to [0, 1], and 2 corresponds to [1, 0]. FIG. 9 shows an example of a conventional three-modulo circuit.
Referring to FIG. 9, when the arithmetic unit 9000 receives first input data and second input data, they are stored in a first input operand register 9001 and a second input operand register 9002, respectively, and are processed by an arithmetic circuit 9011. , the first input operand and the second
It executes an operation with the input operand, stores the result in the operation result register 9003, and then outputs it. Modulo 3 used in this arithmetic device 9000
The circuit includes a modulo 3 expected value generation circuit 9012,
It is composed of a modulo 3 expected value register 9004, a modulo 3 coincidence check circuit 9013, and an error display flag 9005. Modulo 3 expected value generation circuit 9012 connects data path 9 to first input operand register 9001 and second input operand register 9002, respectively.
01,902 through the first input operand and the second
Enter the input operand. The modulo 3 expected value generation circuit 9012 executes the modulo 3 calculation corresponding to the calculation circuit 9011, and modulo 3 of the calculation result.
The expected value of is generated and output to the modulo 3 expected value register 9004 through the data path 912. The modulo 3 expected value register 9004 inputs the modulo 3 expected value which is the output of the modulo 3 expected value generation circuit 9012 through the data path 912 and stores it.
Output to match check circuit 9013. The modulo 3 coincidence check circuit 9013 inputs the calculation result from the calculation result register 9003 through the data path 903, and also inputs the expected modulo 3 value from the modulo 3 expected value register 9004 through the data path 904, and generates the calculation result modulo 3. and its value and the modulus 3
Checks whether the expected values match, and if they do not match, reports an error to the data path 913.
It is output to the error display flag 9005 through. Error display flag (hereinafter referred to as EIF) 9005
When the error report is inputted through the data path 913, it is stored and holds the value until the release signal is inputted thereafter, and outputs the error report through the data path 905. Although a failure in the arithmetic unit 9000 is detected and reported through the above-described operation, the modulo 3 check circuit generally executes the check in more detail than that described in FIG. 9. In other words, a similar consistency check is performed not only on the final result of the arithmetic circuit, but also on intermediate results. The modulo 3 expected value of the intermediate result in this case is input to the arithmetic circuit through the data path 921. FIG. 10 is a part of an arithmetic circuit in an arithmetic device, and is a diagram showing an example of a case where a modulo 3 check is executed on an intermediate result. Referring to FIG. 10, an arithmetic circuit 8000 inputs two binary data X, Y and their respective modulo ternary values A, B, and calculates the arithmetic result Z between X and Y.
, the modulo 3 value C of Z, and an error report E based on the result of the modulo 3 check. First input register 801 and second input register 8
02 means that after inputting and storing X and Y respectively, X and Y are input through data paths 81 and 82 respectively.
Y is output, and as shown in the figure, X is an arithmetic circuit 811.
is input to the first input modulo 3 generation circuit 812, and Y is input to the arithmetic circuit 811 and the second input modulo 3 generation circuit 812.
The signal is input to the generation circuit 813. The arithmetic circuit 811 connects X through the data path 81.
When Y is input through the signal line 82, an operation is performed between X and Y, and the operation result Z is output to the operation result output register 803 through the data path 91. Operation result output register 803 is connected to data path 91
After entering and storing Z through data path 8
Output Z through 3. Z is the calculation result 800
It becomes an output of 0 and also becomes an input to the calculation result modulo 3 generation circuit 816. When the first input modulo 3 generation circuit 812 receives the above-mentioned X through the data path 81, it generates its modulo 3 value, outputs it through the data path 92, and inputs it to the matching circuit 814 and the first modulo 3 holding register 804. . When the second input modulo 3 generation circuit 813 receives the above Y through the data path 82, it generates its modulo 3 value, outputs it through the data path 93, and inputs it to the matching circuit 815 and the second modulo 3 holding register 805. do. The first modulo 3 holding register 804 and the second modulo 3 holding register 805 input and store the above-mentioned modulo three values of X and Y through data paths 92 and 93, respectively. 3 is input to the arithmetic circuit 817. The modulo 3 arithmetic circuit 817 receives the modulo 3 value of X through the data path 84 and the data path 85.
input the modulo three values of Y through the arithmetic circuit 8.
Execute modulo 3 operation corresponding to 11 operations,
An expected value of modulo 3 of the calculation result Z is generated. Then, this expected value is outputted through the data path 97 and is used as one input of the matching circuit 818. When the arithmetic circuit modulo 3 generation circuit 816 receives the arithmetic result Z through the data path 83, it generates a modulo 3 value of Z and inputs it through the data path 96 to the matching circuit 818 and the modulo 3 output register 806. Modulo 3 output register 806 is data path 9
The modulo ternary value of Z is input through 6, and after being stored, the modulo ternary value C of Z is outputted through the data path 86. C is used as one output of the arithmetic circuit 8000, and is used as an input to a modulo 3 check circuit in the subsequent stage. The matching circuit 814 inputs the above-mentioned modulo 3 values of X through the data path 92, and also inputs the modulo 3 expected value A of X, and determines whether the modulo 3 values of X and the expected value A match. If they do not match, an error report is sent to the EIF (error display flag) 80 through the data path 94.
Output to 8. The matching circuit 815 compares the modulo 3 values of Y input from the data path 93 with its expected value B, and sends the result through the data path 95 to the EIF 80.
Output to 9. Furthermore, the matching circuit 818 receives the modulo 3 values of Z input from the data path 96 and the data path 97.
The EIF 807 outputs the result through the data path 98. When EIFs 807, 808, and 809 receive an error report through data paths 98, 94, and 95, they store it, hold the value until a release signal is input, and send the value to OR circuit 810. Output. When the OR circuit 810 receives an error report from any of the EIFs 807, 808, and 809, the OR circuit 810 sends the error report E indicating the occurrence of a failure to the arithmetic circuit 80.
Output as 1 output of 00. [Problems to be solved by the invention] As shown in FIGS. 9 and 10, in the conventional modulo 3 circuit, the numerical reason is that modulo 3 is "the remainder when the numerical value indicated by the data is divided by 3." Therefore, the value of modulo 3 is 3, that is, binary data [1, 1] is not considered, but the modulo 3 circuit originally used in data processing equipment is used as a check circuit to detect circuit failure. Therefore, the case where the value of modulo 3 becomes [1, 1] due to a failure should also be considered. For example, in FIG. 10, the first input modulus 3
When binary data [1, 1] is output on the data path 92 due to a failure in the generation circuit 812,
In the conventional modulo 3 circuit, the output for the [1, 1] input is undefined, and the outputs of the match circuit 814, modulo 3 arithmetic circuit 817, match circuit 818, etc. have no logical meaning and are independent of the circuit configuration. Dependent. Therefore, if the [1, 1] pattern occurs due to a failure in the modulo 3 circuit itself, it is difficult to detect the failure, and furthermore, the calculation result may be incorrect due to a failure in the arithmetic circuit. In this case, if the value of modulo 3 is the same as the output for [1, 1] above, the fault will not be detected, and the detection rate of the check circuit will not only drop significantly, but also When the error display flag lights up in the check circuit, it may cause an error in pointing out the failure location. In addition, when a part of the arithmetic circuit is implemented using an LSI, etc., the output and flip-flop values in response to the input of a certain test pattern are usually used to evaluate the failure detection of the LSI, etc.
Verify logic gates and logic patterns inside LSI etc. When a modulo-3 circuit is included in an LSI, the detection rate will not improve unless the case [1, 1] is included as a test input, so the arithmetic circuit as a whole is considered to be completely meaningless logically. 1, 1]
A logic description is also required for the input, and since the logic completely depends on the circuit configuration, the description becomes even more complex and difficult to understand. On the other hand, in the check method using modulo 3, as mentioned above, the expected value of modulo 3 and the value of modulo 3 generated from the actual calculation result are checked for agreement, so in order to improve the detection rate,
It is necessary to generate expected values for each part of the arithmetic circuit and set error display flags for each part, which results in a large increase in the amount of hardware, and when multiple error display flags light up, it is possible that the cause is the same failure. It is difficult to determine whether this is caused by Generally, in conventional modulo W circuits, binary values [1,...,1] are not considered, so
It is difficult to improve the fault detection rate and division power as a modular W circuit, and furthermore, when verifying check circuits due to the recent trend toward LSI, the meaningless logical descriptions [1,...,1] are difficult to improve design efficiency. There is a drawback that it is a hindrance. [Means for solving the problem] In the present invention, n (n is an integer of 2 or more) w (w
is an integer greater than or equal to 2) bit data A ₁ = [a ₁₁ ,...,
a _1w ], A ₂ = [a ₂₁ ,…, a _2w ],…, An = [a _o1 ,…,
a _ow ] is the input, and the n inputs A ₁ , A ₂ , ...,
When the result of the modulo W (W=2 ^w −1) operation between An is D=[d ₁ , ..., d _w ], the input A ₁ ,
One or more of A ₂ , ..., An is [1, ..., 1]
When , C=[1,...,1], otherwise C
= [d ₁ , ..., d _w ] w bit data C = [c ₁ ,
..., c _w ], and a modulo W calculation circuit that outputs the w
Bit data C and other m (m is an integer of 2 or more) w bit data B ₁ = [b ₁₁ ,..., b _1w ], B ₂ =
[b ₂₁ , ..., b _2w ], ..., Bm = [b _n1 , ..., b _nw ] as inputs, and when the m+1 inputs are all the same value, E = [c ₁ , ..., c _w ], when any of the m+1 inputs has a different value, or when any value is [1, ..., 1], E = [1, ..., 1], w bit data E = [e ₁ , ..., e _w ], the input/output section of the modulo W calculation circuit and the modulo W matching circuit, and the transmission path of the modulo W value of the intermediate result, the modulo W value F = [f ₁ , ..., f _w ] and a strobe signal are input, and when the strobe signal is input with the output G = [1, ..., 1], G = [1, ..., 1], and in other states. When a strobe signal is input, G=
w bit data G = [g ₁ , f w ] [f ₁ ,..., f _w ]
..., g _w ] as a modulo w value after one strobe of the input F = [f ₁ , ..., f _w ], and the n input data A ₁ ,
The calculation result D between A ₂ , ..., An matches all of the m input data B ₁ , B ₂ , ..., Bm, and the values of [1, ..., 1] are included in the input data. When there is no bit data, w bit data E=D=[d ₁ ,..., d _w ] is output, and in other cases, E=[1,..., 1] is held and output, and the modulus W register is A modulo W circuit is obtained, which is characterized in that the transmission path of [1, . . . , 1] is detected based on the held values. In addition, in the present invention, the above-mentioned modulo W register has input F=[1,...,1] or output G=[1,...,1].
..., 1], when a strobe signal is input, l
= 1, and when a strobe signal is input in any other state, a function is added to output 1-bit data l such that l = 0, and the n input data A ₁ , A ₂ , . . .
The calculation result D between An and the m input data
When all of B ₁ , B ₂ , ..., Bm match, and there is no value of [1, ..., 1] in the input data, w bit data E = D = [d ₁ , ..., d _w ], and otherwise holds E=[1,...,1], outputs an error report using the w bit data E and 1 bit data l, and outputs the modulo W register Depending on the retained value of [1,...,1]
A modulo W circuit is obtained, which is characterized in that it detects the transmission path of . [Example] Next, the present invention will be described with reference to the drawings.
Here, a modulo 3 circuit will be described as an example of a modulo W circuit. FIG. 1 shows an embodiment of the present invention, and is a block diagram of an arithmetic circuit using the modulo 3 circuit of the present invention as a check circuit. Referring to FIG. 1, an arithmetic circuit 6000 inputs two binary data X, Y and their respective modulo 3 expected values A, B, and calculates an arithmetic result Z between X and Y, The modulo 3-value C of Z is output. First input register 701 and second input register 7
02 inputs and stores X and Y, respectively, and then outputs X and Y through data paths 71 and 72, respectively.
Y is output and is used as one input of an arithmetic circuit 601, a first modulo 3 generating circuit 602, and a second input modulo 3 generating circuit 603 as shown in the figure. When X is input through the data path 71 and Y is input through the data path 72, the arithmetic circuit 601 inputs X and Y.
The calculation result Z is output to the calculation result output register 703 through the data path 61. The calculation result output register 703 is connected to the data path 61
After entering and storing Z through data path 7
Output Z through 3. Z is arithmetic circuit 6000
It becomes the output of the calculation result modulo 3 generation circuit 606 as well as the input of the calculation result modulo 3 generation circuit 606. When the first input modulo 3 generation circuit 602 receives the above-mentioned X through the data path 71, it generates its modulo 3 value, outputs it through the data path 62, and uses it as one input of the first input modulo 3 matching circuit 604. When the second input modulo 3 generation circuit 603 receives the above Y through the data path 72, it generates its modulo 3 value, outputs it through the data path 63, and uses it as one input of the second input modulo 3 matching circuit 605. When the calculation result modulo 3 generation circuit 606 receives the above-mentioned Z through the data path 73, it generates its modulo 3 value, outputs it through the data path 66, and uses it as one input of the calculation result modulo 3 matching circuit 608. The first input modulo 3 matching circuit 604 inputs the above modulo 3 value of X through the data path 62, and also inputs the modulo 3 expected value A of If they match, the modulo 3 values of X are output as they are, and when either the modulo 3 values of X and the expected value A are [1, 1], or When the expected values A do not match,
Outputs [1, 1]. This output modulo 3 value is input to the first modulo 3 holding register 704 through the data path 64. The second input modulo 3 matching circuit 605 inputs the above modulo 3 value of Y through the data path 63, inputs the expected modulo 3 value B of Y, and executes a match check in the same manner as the first input modulo 3 matching circuit 604. Then, the modulo 3 value of Y or [1, 1] is outputted through the data path 65 and input to the second modulo 3 holding register 705. The first modulo 3 holding register 704 is connected to the first input modulo 3 match circuit 6 through the data path 64.
After inputting the output modulo 3 values of 04 and storing them using the strobe signal, they are outputted through the data path 74 and used as one input of the modulo 3 arithmetic circuit 607.
However, if the value held in this register before the strobe signal is input is [1, 1], [1, 1] will be retained even after the strobe signal is input, and the output modulus of this register will be set to 3 regardless of the strobe signal. The value is [1,
1] and does not change. The second modulo 3 holding register 705 is connected to the second input modulo 3 match circuit 6 through the data path 65.
The output modulo 3 value of 05 is inputted, stored by a strobe signal, and then outputted through the data path 75 and used as one input of the modulo 3 arithmetic circuit 607.
However, when the value held in this register before the strobe signal is input is [1, 1], [1, 1] is held as in the first modulo 3 holding register 704,
Output does not change. The modulo 3 calculation circuit 607 inputs the output modulo 3 values of the first modulo 3 holding register 704 through the data path 74 and inputs the output modulo 3 values of the second modulo 3 holding register 705 through the data path 75, 3
When the value is [1, 1], [1, 1] is output as is, and when both are not [1, 1], the modulo 3 operation corresponding to the arithmetic circuit 601 is performed between the two modulo 3 values. Execute and output the result.
The output of the modulo 3 arithmetic circuit 607 is passed through the data path 67 as the modulo 3 expected value of the arithmetic result Z and is inputted to the arithmetic result modulo 3 matching circuit 608 . When the calculation result modulo 3 matching circuit 608 inputs the modulo 3 value of the calculation result Z through the data path 66 and also inputs the modulo 3 expected value of Z through the data path 67, the first input modulo 3 matching circuit 604 and the second In the same manner as the input modulo 3 matching circuit 605, a match check is performed between the modulo 3 value of Z and its expected value, and when they match, the modulo 3 value of Z is output as is, and the modulo 3 value of Z is When either of the expected values is [1, 1], or when the modulo 3 value of Z and the expected value do not match, [1, 1] is output. and,
The output modulo 3 value passes through the data path 68 and becomes an input to the modulo 3 output register 706. The modulo 3 output register 706 inputs the output modulo 3 value of the operation result modulo 3 matching circuit 608 through the data path 68, stores it in accordance with the strobe signal, and outputs it through the data path 76. This output modulo 3-value C is output by the arithmetic circuit 600.
It is used as an input to the subsequent stage modulo 3 circuit as a 1 output of 0. However, if the value held in this register before inputting the strobe signal is [1, 1], the first and second modulo 3 holding registers 704, 705
Similarly, [1, 1] is held and the output does not change. In the arithmetic circuit 6000, for example, a failure occurs in the output of the first modulo 3 holding register 704,
When the modulo 3 value on the data path 74 becomes [1, 1], the invalid value [1, 1] as the value of modulo 3 passes through the data path 74 and modulo 3
After passing through the arithmetic circuit 607 and the data path 67,
The calculation result modulo 3 matching circuit 608 passes through the data path 68, and then the modulo 3 output register 7.
06 through the data path 76, C=[1,1] is output as a modulo ternary value. As a second example, if the second input modulo 3 matching circuit 605 does not match the modulo 3 value of Y and its expected value B, [1, 1] is set to the data path 6.
5 through the data path 75 from the second modulo 3 holding register 705 to the modulo 3
From the arithmetic circuit 607 through the data path 67, from the arithmetic result modulo 3 matching circuit 608 to the data path 6.
8 and from the modulo 3 output register 706 through the data path 76 as a modulo 3 value C=
[1, 1] is output. Furthermore, if the calculation result Z is an abnormal value due to a failure of the calculation circuit 601, the modulo 3 value is inputted from the data path 66 to the calculation result modulo 3 matching circuit 608, and the expected value on the data path 67 is inputted. A match check is executed, and when there is no match, the value [1, 1] is sent to the modulus 3 through the data path 68.
C=[1,1] is output from the output register 706 through the data path 76 as a modulo ternary value. The same applies to the case where the input expected value A = [1, 1], and the data paths 64, 74, 67, 68, 76,
The upper modulo 3 value becomes [1, 1], and the modulo 3 value C=[1, 1] is output. As described above, when a failure occurs in the arithmetic circuit 6000 or when the input data is invalid, the output modulo 3-value C becomes the invalid value [1, 1] as the value of modulo 3, and the arithmetic circuit 6000 It is possible to transmit the fact that a failure has occurred in the stage before the output C of the circuit to the modulo 3 circuit in the succeeding stage. Also, after a failure is reported using this modulo 3 value C = [1, 1], how is the incorrect modulo 3 value [1, 1] used to find out in which part of the entire circuit the failure occurred? If you check whether the problem has spread, it is easy to find the location of the failure. FIG. 2 is a block diagram showing a second embodiment of the present invention, which is an example in which various arithmetic circuits similar to the arithmetic circuit 6000 of FIG. It is included in the circuit block in a configuration corresponding to the arithmetic circuit. In addition, in the following explanation, □+ is modulo 3 addition,
□- indicates modulo 3 subtraction or inversion, and □• indicates modulo 3 multiplication. Referring to FIG. 2, an arithmetic circuit 7000 inputs P
=-(X+Y+Z-R), Q=(X+Y-S・Y)・
It outputs two binary numbers P and Q that are (X+Y+Z-R), and also outputs X, Q to the arithmetic circuit.
Input the modulo 3 values A, B, C, D, E, and F for Y, Z, R, S, and T, and calculate L=□−(A□+
B□+C□-D), M=(A□+B□-E□・F)□・
(A□+B
□+C□-D) Two modulo 3 values L and M are output. When the adder circuit 201 inputs the above X and Y,
+Y is generated, outputted through data path 1, and used as one input of addition circuit 204 and subtraction circuit 205, and the modulo 3 circuit in addition circuit 201 generates
Input the modulo 3 values A and B of and Y, generate the modulo 3 expected value of . When the subtraction circuit 202 inputs the Z and R, the subtraction circuit 202 calculates Z-
Generate R and output it through data path Z, and input modulo 3 values C and D of Z and R to Z-R.
Check the result and select [1, 1] or C□-
D is output through the data path 22 and added to the adder circuit 2.
04 is one input. When the multiplication circuit 203 inputs the above S and T, it generates S·T (=S×T), outputs it through the data path 3, and modulo ternary value E of S and T,
Enter F, check the results of S and T,
[1, 1] or E□·F is output through the data path 23 and is used as one input of the arithmetic circuit 205. Adder circuit 204 outputs X+Y through data path 1.
, input Z-R through data path 2, and input X+
It generates Y+Z-R and outputs it through the data path 4, and also outputs the modulo 3 values of X+Y A□+B through the data path 21 and Z through the data path 22.
Input the modulo 3-value C□-D of -R, and enter X+Y+Z
Check the result of -R and output A□+B□+C□-D through the data path 24. Here too,
If a failure is detected in the adder circuit 204, or if the value is [1, 1] before the input to the adder circuit 204 (A□+B or C□-D is [1, 1])
), A□+B□+C□-D=[1, 1] is output through the data path 24, and this output is used as one input of the inversion circuit 206 and the multiplication circuit 207. The subtraction circuit 205 receives X+Y through data path 1.
, input S・T through data path 3, and press X+
It generates Y-S・T and outputs it through the data path 5, and also outputs A□+B through the data path 21.
Input E□・F through data path 23, and
-ST is checked, A□+B□-E□・F is output through the data path 25, and the multiplier circuit 207
Use as input. The modulo 3 values on the data path 25 will also be [1, 1] if a failure has occurred in the previous stage. The inverting circuit 206 connects X+Y through the data path 4.
When +Z-R is input, -(X+Y+Z-R) is generated and output through the data path 6, and at the same time, A□+B□+C□-D is input through the data path 24,
-(X+Y+Z-R) and □-(A□+
B□+C□-D) is output through the data path 26. The modulo 3 values on the data path 26 will also be [1, 1] if a failure has occurred in the previous stage. The multiplier circuit 207 outputs X+Y through the data path 4.
+Z-R through data path 5 to X+Y-S.
If you input T, (X+Y+Z-R)(X+Y-
S・T) and outputs it through the data path 7, and also outputs it through the data path 24 as A□+B□+C□-
When inputting D and A□+B□-E□・F through the data path 25, (X+Y+Z-R) (X+Y-S・
T) and (A□+B□+C□-D)□・(A
□＋
B□-E□・F) is output through the data path 27. The modulo 3 values on the data path 27 will also be set to [1, 1] if a failure has occurred in the previous stage.
becomes. Output of inversion circuit 206 P=-(X+Y+Z-R)
and its modulus 3-value L=□-(A□+B□+C□-D)
and output Q of multiplication circuit 207 = (X+Y+Z-R)
(X+Y-S・T) and its modulus 3-value M=(A□+
B□+C□-D)□・(A□+B□-E□・F) is the arithmetic circuit 7
It becomes an output of 000 and is input to the subsequent circuit. Here, for example, if a failure occurs in the adder circuit 203 and the modulo 3 values on the data path 23 become [1, 1], this modulo 3 value becomes
After passing through the subtraction circuit 205 and passing through the data path 25,
M=
It is output as [1, 1]. M = [1, 1] is invalid data, and it is clearly shown that a failure has occurred somewhere up to M, and by following the path of [1, 1], the cause can be found in the multiplier circuit 203.
It is also easy to point out that. As a second example, when input D = [1, 1], the modulo ternary invalid data [1, 1] passes through the subtraction circuit 202, the data path 22, the addition circuit 204, and then the data path 24. , passes through the inversion circuit 206, passes through the data path 26, and L=[1,
1], and the data path 24
The signal then passes through the multiplication circuit 207 and the data path 27, and is output as M=[1, 1]. L=M
= [1, 1] is invalid data, it clearly indicates that a failure has occurred somewhere up to L or M, and by following the path of [1, 1], the cause can be determined by calculation. It turns out that the cause is not in the circuit 7000 but in a previous stage, and that the reason why L and M become [1, 1] is due to the same cause. Since the conventional modulo 3 circuit case [1, 1] has not been taken into consideration, if a failure like the one described above occurs in the middle of the circuit, the values of L and M may vary depending on other inputs, circuit configuration, etc. Therefore, it is difficult to determine whether or not the data is fraudulent, and there are cases where it is not detected. Furthermore, when pointing out a failure location, it is difficult to judge the value of incorrect data in the middle, so the resolution becomes extremely low. On the other hand, in the case of this embodiment, the invalid data is [1, 1]
Since it is easy to judge based on the value, the failure detection rate is high, and since all the values of the paths that the value [1, 1] passed through are [1, 1], the value of [1, 1] It is easier to find the faulty location that is causing the problem, and the resolution is also higher. Also, unlike the conventional modulo 3 circuit, [1, 1] is taken into account as input, and the output [1, 1] is also a logically meaningful value, so when realized with LSI etc., it is only used for logic verification. Furthermore, there is no need to write a theoretically meaningless [1, 1] description, and design efficiency is not hindered. FIG. 3 is a block diagram showing a third embodiment of the present invention, and FIG.
If you input a strobe signal when the input modulo 3 values or output modulo 3 values are [1, 1], it will be [1], and if you input the strobe signal in any other state.

〔０〕となる１ビツトデータを出力する機能を
加えたモジエロ３レジスタ５０４，５０５，５０
６を使用し、さらに論理和回路５０７を追加した
例である。第３図を参照して、第１モジユロ３保持レジス
タ５０４は、データパス６４を通し、第１入力モ
ジユロ３一致回路６０４の出力モジユロ３値を入
力し、ストローブ信号によつて格納後、データパ
ス７４を通して出力し、モジユロ３演算回路６０
７の１入力とする。ただし、ストローブ信号入力
前の本レジスタ内の保持値が〔１、１〕のとき、
またはデータパス６４を通して入力するモジユロ
３値が〔１、１〕のときは、ストローブ信号入力
後も〔１、１〕が保持され、ストローブ信号に関
らず、本レジスタの出力モジユロ３値は〔１、
１〕を保ち、変化しないと共に、エラー報告の１
ビツトデータl₁＝１がデータパス５４を通して出
力され、論理和回路５０７の１入力となる。第２モジユロ３保持レジスタ５０５は、データ
パス６５を通し、第２モジユロ３一致回路６０５
の出力モジユロ３値を入力し、ストローブ信号に
よつて格納後、データパス７５を通して出力し、
モジユロ３演算回路６０７の１入力とする。ただ
しストローブ入力前の本レジスタ内の保持値が
〔１、１〕のとき、または入力モジユロ３値が
〔１、１〕のときは、前記第１モジユロ３保持レ
ジスタ５０４と同様にして、〔１、１〕が保持さ
れ変化しないと共に、エラー報告の１ビツトデー
タl₂＝１がデータパス５５を通して出力され、論
理和回路５０７の１入力となる。モジユロ３出力レジスタ５０６は、演算結果モ
ジユロ３一致回路６０８の出力モジユロ３値をデ
ータパス６８を通して入力し、ストローブ信号に
よつて格納後、データパス７６を通して出力す
る。この出力モジユロ３値Ｃは、演算回路５００
０の１出力として後段のモジユロ３回路の入力等
に用いられる。ただし、ストローブ信号入力前の
本レジスタ内の保持値が〔１、１〕のとき、また
は入力モジユロ３値が〔１、１〕のときは、第
１、第２モジユロ３保持レジスタ５０４，５０５
と同様にして、〔１、１〕が保持され変化しない
と共に、エラー報告の１ビツトデータl₃＝１がデ
ータパス５６を通して出力され、論理和回路５０
７の１入力となる。論理和回路５０７は、データパス５４を通して
l₁を、データパス５５を通してl₂を、データパス
５６を通してl₃を入力すると、l₁とl₂とl₃の論理和
Ｅを生成し出力する。l₁、l₂、l₃はそれぞれのモ
ジユロ３レジスタの保持値が〔１、１〕のとき、
つまり故障を検出したときに１となる１ビツトデ
ータであるから、論理和Ｅ＝１は演算回路５００
０内で故障を検出した事を示すことになる。演算回路５０００内の他の回路は、第１図の演
算回路６０００と同等であるので説明は省略す
る。第４図は、本発明に使用されるモジユロ３演算
回路の真理値表を示す図であり、第４図ａは加算
回路、ｂは減算回路、ｃは乗算回路、ｄは反転回
路に対応し、それぞれモジユロ３加算、モジユロ
３減算、モジユロ３乗算、モジユロ３反転回路の
真理値表を示す図である。ただし、一は任意の値
を示す。第４図ａの加算回路の例について説明する。任意の２個の２進数ＸとＹの和Ｚを求める加算
回路のチエツク回路において入力２進数Ｘのモジ
ユロ３の値をＡ＝〔a₁、a₂〕、入力２進数Ｙのモジ
ユロ３の値をＢ＝〔b₁、b₂〕とすると、２進数Ｘ
とＹの加算結果Ｚのモジユロ３の値としての期待
値Ｃ＝〔c₁、c₂〕を準備する。例えばＡ＝〔０、
１〕、Ｂ＝〔１、０〕の時は第４図ａの真理値表よ
りＣ＝〔０、０〕となる。以上は従来のモジユロ３回路と同等であるが、
本回路の特徴は、モジユロ３の値として〔１、
１〕を考慮した事にある。もし、２進数Ｘよりモ
ジユロ３の値Ａ＝〔a₁、a₂〕を生成する回路の故
障によつてＡ＝〔１、１〕となつた場合、第４図
ａの真理値表に示す様に、期待値Ｃ＝〔c₁、c₂〕＝
〔１、１〕となる。２進数Ｙ側の故障についても
同様である。つまり期待値Ｃが〔１、１〕となる
のは３ケース存在し、１はＡ＝〔１、１〕の場合、
他の１つはＢ＝〔１、１〕の場合、そしてモジユ
ロ３加算回路自体の故障によつてＣ＝〔１、１〕
となる場合である。第５図は、本発明に使用されるモジユロ３一致
回路の真理値表を示す図である。２個の２ビツト
データＡ＝〔a₁、a₂〕とＢ＝〔b₁、b₂〕がＡ＝Ｂの
とき、Ｃ＝〔c₁、c₂〕＝〔a₁、a₂〕、Ａ≠Ｂのときお
よびＡまたはＢ＝〔１、１〕のときはＣ＝〔c₁、
c₂〕＝〔１、１〕となる２ビツトデータＣを出力す
る。第６図は第４図の真理値表で示した論理で構成
されたモジユロ３演算回路３０２と、第５図の真
理値表で示した論理で構成されたモジユロ３一致
回路３０３を含む、チエツク回路のブロツク図で
ある。例えば２個の２進データＸ＝〔０、１、１、０〕
とＹ＝〔０、１、０、１〕の加算により、ＸとＹ
との和Ｚ＝Ｘ＋Ｙ＝〔１、０、１、１〕を出力す
る加算回路のチエツク回路の場合、モジユロ３演
算回路３０２は、Ｘのモジユロ３値Ａ＝〔a₁、a₂〕
＝〔０、０〕と、Ｙのモジユロ３値Ｂ＝〔b₁、b₂〕
＝〔１、０〕とを入力し、ＡとＢとの和Ｃ＝Ａ□＋
Ｂ＝〔c₁、c₂〕＝〔１、０〕をモジユロ３期待値と
して生成し、データパス３２を通して、モジユロ
３一致回路３０３の１入力とする。モジユロ３生成回路３０１は和の２進数Ｚを入
力すると、Ｚのモジユロ３の値Ｄ＝〔d₁、d₂〕＝
〔１、０〕を生成しデータパス３１を通してモジ
ユロ３一致回路３０３の１入力する。モジユロ３一致回路３０３はデータパス３１を
通してＺのモジユロ３値Ｄを、データパス３２を
通して、その期待値Ｃを入力すると、Ｄ＝Ｃのと
きはＭ＝〔m₁、m₂〕＝〔d₁、d₂〕、Ｄ≠Ｃのとき、
およびＤまたはＣ＝〔１、１〕のときはＭ＝〔m₁、
m₂〕＝〔１、１〕となる２ビツトデータＭを出力
する。ここでモジユロ３生成回路３０１に故障が発生
してＤ＝〔１、１〕となつた場合、モジユロ３演
算回路３０２の入力ＡまたはＢ＝〔１、１〕とな
つた場合、モジユロ３演算回路３０２に故障が発
生してＣ＝〔１、１〕となつた場合、モジユロ３
一致回路３０２自体に故障が発生してＭ＝〔１、
１〕となつた場合、演算回路部またはモジユロ３
演算回路３０２に故障が発生してＤ≠Ｃとなつた
場合、これらのいずれの場合にも出力Ｍ＝〔１、
１〕となり、出力Ｍ以前の回路に故障が発生した
事を検出し、故障を示すモジユロ３の値〔１、
１〕を後段のチエツク回路に出力する事になる。
後段のチエツク回路では、〔１、１〕以外の値を
入力した時は正常なデータ、〔１、１〕の時は故
障が検出されている事を判別する事ができる。第７図ａ及びｂはそれぞれ本発明に使用される
モジユロ３レジスタの真理値表を示す図及びブロ
ツク図である。第７図ａ及びｂを参照して、モジユロ３レジス
タ５０１は２ビツトデータＤ＝〔d₁、d₂〕とスト
ローブ信号STBを入力とし、真理値表で示す論
理構成により、２ビツトデータＥ＝〔e₁、e₂〕が
出力される。例えばストローブ信号入力前の出力
Ｅ＝〔１、０〕の時、Ｄ＝〔０、１〕で、ストロー
ブ信号が入力されると、出力Ｅは〔１、０〕から
〔０、１〕に変化する。同様にこの状態でＤ＝
〔０、０〕でストローブ信号が入力されると、出
力Ｅは〔０、１〕から〔０、０〕に変化する。但
し出力Ｅの元の状態が〔１、１〕の時は、Ｄの値
に関らず〔１、１〕の状態を保つことになる。従
つてＤ＝〔１、１〕またはＥ＝〔１、１〕の場合の
ストローブ入力後の出力Ｅは〔１、１〕に固定さ
れ、本来モジユロ３の値として〔１、１〕は不正
データであるから、本回路以前の回路に故障が発
生している事を検出した事になる。また本回路の
不正データ〔１、１〕から、エラー報告信号を生
成すれば本回路はエラー表示フラグとしての役割
も兼ねることになる。第８図ａ及びｂはそれぞれ第７図のモジユロ３
レジスタ５０１に、エラー報告等に用いることの
できるビツトデータｆを出力する機能を追加した
モジユロ３レジスタの真理値表を示す図及びブロ
ツク図である。第８図ａ及びｂを参照して、モジユロ３レジス
タ５０２は、２ビツトデータＤ＝〔d₁、d₂〕とス
トローブ信号STBを入力とし、真理値表で示す
論理構成により、２ビツトデータＥ＝〔e₁、e₂〕
と１ビツトデータｆが出力される。１ビツトデー
タｆは、入力Ｄ＝〔１、１〕の状態でストローブ
信号が入力されると“１”となり、その後は出力
Ｅ＝〔１、１〕と共にｆ＝１の状態を保つことに
なる。この１ビツトデータｆ＝１は不正データ
〔１、１〕が入力された事を意味するのでそのま
まエラー報告信号として用いる事ができる。その
他の動作は第７図ａ及びｂにおいて説明したモジ
ユロ３レジスタ５０１と同等なので説明は省略す
る。なお、上述の実施例では、Ｗ＝３、即ち、モジ
ユロ３回路について説明したが、Ｗ＝2^w−１（ｗ
は２以上の整数）の場合、についても同様に構成
できる。〔発明の効果〕以上説明した様に本発明では、モジユロＷの値
として、不正なデータ〔１、…、１〕を考慮し、
〔１、…、１〕を故障検出時のモジユロＷの値と
することによつてチエツク回路自体の〔１、…、
１〕の故障も検出できると共に、後段のチエツク
回路の前段の故障検出を伝達する事ができ、さら
に〔１、…、１〕の伝達経路をたどる事によつて
故障箇所を判別し易いため、チエツク回路全体の
故障の検出率、分解能を向上させ、さらにLSI化
等に適した構成にできるという効果がある。Mosiello 3 registers 504, 505, 50 with the added function of outputting 1-bit data that becomes [0]
6 is used, and an OR circuit 507 is further added. Referring to FIG. 3, the first modulo 3 holding register 504 inputs the output modulo 3 value of the first input modulo 3 matching circuit 604 through the data path 64, stores it by the strobe signal, and then 74, and modulo 3 arithmetic circuit 60
7, 1 input. However, when the value held in this register before inputting the strobe signal is [1, 1],
Or, when the modulo 3 value input through the data path 64 is [1, 1], [1, 1] is held even after the strobe signal is input, and the output modulo 3 value of this register is [1, 1] regardless of the strobe signal. 1,
1] and does not change, and error report 1
Bit data l ₁ =1 is output through the data path 54 and becomes one input of the OR circuit 507 . The second modulo 3 holding register 505 is connected to the second modulo 3 matching circuit 605 through the data path 65.
The output modulo 3 values are inputted, stored by the strobe signal, and outputted through the data path 75.
It is assumed to be one input of the modulo 3 arithmetic circuit 607. However, when the value held in this register before the strobe input is [1, 1], or when the input modulo 3 value is [1, 1], the value is set to [1, 1] in the same way as the first modulo 3 holding register 504. _. The modulo 3 output register 506 inputs the output modulo 3 value of the operation result modulo 3 matching circuit 608 through the data path 68, stores it in accordance with the strobe signal, and outputs it through the data path 76. This output modulo 3-value C is output by the arithmetic circuit 500.
It is used as an input to the subsequent stage modulo 3 circuit as a 1 output of 0. However, when the value held in this register before the strobe signal is input is [1, 1], or when the input modulo 3 value is [1, 1], the first and second modulo 3 holding registers 504, 505
Similarly, [1, 1] is held and does not change, and the error report 1-bit data l ₃ =1 is output through the data path 56, and the OR circuit 50
This is one input of 7. The OR circuit 507 connects the
When l ₁ is input, l ₂ is input through the data path 55, and l ₃ is input through the data path 56, the logical sum E of l ₁ , l _2, and l ₃ is generated and output. l ₁ , l ₂ , l ₃ are when the values held in their respective modulo 3 registers are [1, 1],
In other words, since it is 1-bit data that becomes 1 when a failure is detected, the logical sum E=1 means that the arithmetic circuit 500
This indicates that a failure was detected within 0. The other circuits in the arithmetic circuit 5000 are the same as the arithmetic circuit 6000 in FIG. 1, so their explanation will be omitted. FIG. 4 is a diagram showing a truth table of a modulo-3 arithmetic circuit used in the present invention, in which a corresponds to an addition circuit, b corresponds to a subtraction circuit, c corresponds to a multiplication circuit, and d corresponds to an inversion circuit. , respectively. However, 1 indicates an arbitrary value. An example of the adder circuit shown in FIG. 4a will be explained. In the check circuit of an adder circuit that calculates the sum Z of two arbitrary binary numbers X _and _Y , the modulo 3 value of the input binary number Let B = [b ₁ , b ₂ ], then the binary number X
An expected value C=[c ₁ , c ₂ ] as the modulo 3 value of the addition result Z of and Y is prepared. For example, A=[0,
1], B=[1, 0], then C=[0, 0] from the truth table in FIG. 4a. The above is equivalent to the conventional modulo 3 circuit, but
The feature of this circuit is that the value of modulo 3 is [1,
1] was taken into consideration. If A = [1, 1] due to a failure in the circuit that generates the modulo 3 value A = [a ₁ , a ₂ ] from the binary number X, the truth table in Figure 4a shows , the expected value C=[c ₁ , c ₂ ]=
It becomes [1, 1]. The same applies to failures on the binary Y side. In other words, there are three cases in which the expected value C is [1, 1], and 1 is when A = [1, 1].
The other case is when B = [1, 1] and C = [1, 1] due to a failure of the modulo-3 adder circuit itself.
This is the case. FIG. 5 is a diagram showing a truth table of the modulo-3 matching circuit used in the present invention. When two 2-bit data A=[a ₁ , a ₂ ] and B=[b ₁ , b ₂ ] are A=B, C=[c ₁ , c ₂ ]=[a ₁ , a ₂ ], When A≠B and when A or B=[1, 1], C=[c ₁ ,
c ₂ ]=[1, 1], 2-bit data C is output. FIG. 6 shows a check circuit including a modulo-3 arithmetic circuit 302 configured with the logic shown in the truth table of FIG. 4 and a modulo-3 matching circuit 303 configured with the logic shown in the truth table of FIG. FIG. 3 is a block diagram of the circuit. For example, two binary data X = [0, 1, 1, 0]
By adding Y=[0, 1, 0, 1], X and Y
In the case of a check circuit of an adder circuit that outputs the sum Z=X+Y=[1, 0, 1, 1], the modulo 3 arithmetic circuit 302 outputs the modulo 3 value of X A=[a ₁ , a ₂ ]
= [0, 0] and modulo ternary value of Y B = [b ₁ , b ₂ ]
= [1, 0] and sum of A and B C = A□+
B=[c ₁ , c ₂ ]=[1, 0] is generated as a modulo 3 expected value, and is passed through the data path 32 as one input of the modulo 3 matching circuit 303 . When the modulo 3 generation circuit 301 inputs the binary sum Z, the modulo 3 value of Z = [d ₁ , d ₂ ] =
It generates [1, 0] and inputs 1 to the modulo 3 matching circuit 303 through the data path 31. When the modulo 3 matching circuit 303 inputs the modulo 3 value D of Z through the data path 31 and its expected value C through the data path 32, when D=C, M=[m ₁ , m ₂ ]=[d ₁ , d ₂ ], when D≠C,
and when D or C=[1, 1], M=[m ₁ ,
2-bit data M with m ₂ ]=[1, 1] is output. Here, if a failure occurs in the modulo 3 generating circuit 301 and D = [1, 1], and if the input A or B of the modulo 3 arithmetic circuit 302 becomes [1, 1], the modulo 3 arithmetic circuit If a failure occurs in 302 and C = [1, 1], modulus 3
A failure occurs in the coincidence circuit 302 itself, and M=[1,
1], the arithmetic circuit section or modulo 3
If a failure occurs in the arithmetic circuit 302 and D≠C, the output M=[1,
1], it is detected that a failure has occurred in the circuit before output M, and the value of modulo 3 [1,
1] is output to the subsequent check circuit.
The check circuit at the latter stage can determine that the data is normal when a value other than [1, 1] is input, and that a failure has been detected when it is [1, 1]. FIGS. 7a and 7b are a truth table and a block diagram, respectively, of a modulo-3 register used in the present invention. Referring to FIGS. 7a and 7b, modulo 3 register 501 inputs 2-bit data D=[d ₁ , d ₂ ] and strobe signal STB, and according to the logic configuration shown in the truth table, 2-bit data E= [e ₁ , e ₂ ] is output. For example, when the output E = [1, 0] before the strobe signal is input, D = [0, 1], and when the strobe signal is input, the output E changes from [1, 0] to [0, 1]. do. Similarly, in this state D=
When a strobe signal is input at [0, 0], the output E changes from [0, 1] to [0, 0]. However, when the original state of the output E is [1, 1], the state of [1, 1] will be maintained regardless of the value of D. Therefore, when D = [1, 1] or E = [1, 1], the output E after strobe input is fixed to [1, 1], and [1, 1] is originally invalid data as the value of modulo 3. Therefore, it is detected that a failure has occurred in the circuit before this circuit. Furthermore, if an error report signal is generated from the incorrect data [1, 1] of this circuit, this circuit will also serve as an error display flag. Figures 8a and b are the modulus 3 of Figure 7, respectively.
5 is a diagram and a block diagram showing a truth table of a modulo 3 register in which a function of outputting bit data f that can be used for error reporting etc. is added to the register 501. FIG. Referring to FIGS. 8a and 8b, modulo 3 register 502 inputs 2-bit data D=[d ₁ , d ₂ ] and strobe signal STB, and according to the logical configuration shown in the truth table, modulo 3 register 502 outputs 2-bit data E. = [e ₁ , e ₂ ]
and 1-bit data f are output. 1-bit data f becomes "1" when a strobe signal is input in the state of input D = [1, 1], and thereafter maintains the state of f = 1 with output E = [1, 1]. . Since this 1-bit data f=1 means that invalid data [1, 1] has been input, it can be used as it is as an error report signal. The other operations are the same as those of the modulo 3 register 501 explained with reference to FIGS. 7a and 7b, so the explanation will be omitted. In the above embodiment, W=3, that is, a modulo 3 circuit was explained, but W=2 ^w −1(w
is an integer greater than or equal to 2), it can be constructed in the same way. [Effects of the Invention] As explained above, in the present invention, invalid data [1,...,1] is considered as the value of modulo W, and
By setting [1,...,1] to the value of modulo W at the time of fault detection, [1,...,1] of the check circuit itself
1] can be detected, and the fault detection in the previous stage can be transmitted to the subsequent check circuit, and furthermore, by following the transmission path of [1,..., 1], it is easy to determine the failure location. This has the effect of improving the fault detection rate and resolution of the entire check circuit, and also making it suitable for LSI implementation.

[Brief explanation of the drawing]

第１図は本発明のモジユロ３回路をチエツク回
路として使用した演算回路の一例を示すブロツク
図、第２図は第１図の演算回路と同等な各種演算
回路を複数個、複数段使用した演算回路の一例を
示すブロツク図、第３図は第１図の第１の実施例
に、他の機能を追加した演算回路の一例を示すブ
ロツク図、第４図は本発明に使用されるモジユロ
３演算回路の真理値表を示す図、第５図は本発明
に使用されるモジユロ３一致回路の真理値表を示
す図、第６図は第４図の真理値表で示した論理構
成のモジユロ３演算回路と、第５図の真理値表で
示した論理構成のモジユロ３一致回路とを含むチ
エツク回路の例を示すブロツク図、第７図ａ及び
ｂはそれぞれ本発明に使用されるモジユロ３レジ
スタの真理値表を示す図及びブロツク図、第８図
ａ及びｂはそれぞれ第７図に示すモジユロ３レジ
スタに他の機能を追加したモジユロ３レジスタの
真理値表を示す図及びブロツク図、第９図は、従
来のモジユロ３チエツク回路の一例を示すブロツ
ク図、第１０図は、演算装置内の演算回路の一部
であり、その中間結果に対するモジユロ３チエツ
ク回路の一例を示すブロツク図である。６０４，６０５，６０８，３０３……モジユロ
３一致回路、７０４，７０５，７０６，５０４，
５０５，５０６，５０１，５０２，８０４，８０
５，８０６……モジユロ３保持レジスタ、６０
２，６０３，６０６，３０１，８１２，８１３，
８１６……モジユロ３生成回路、６０７，３０
２，８１７……モジユロ３演算回路、６０１，８
１１，５０００，６０００，７０００，８０００
……演算回路、７０１，７０２，８０１，８０２
……入力レジスタ、７０３，８０３……演算結果
レジスタ、８１４，８１５，８１８……一致回
路、８０７，８０８，８０９，EIF（エラー表示
フラグ），２０１，２０４……加算回路、２０２，
２０５……減算回路、２０３，２０７……乗算回
路、２０６……反転回路、９００１，９００２…
…入力オペランドレジスタ、９００３……演算結
果レジスタ、９０１１……演算回路、９０１２…
…モジユロ３期待値生成回路、９００４……モジ
ユロ３期待値レジスタ、９０１３……モジユロ３
一致チエツク回路、９００５……エラー表示フラ
グ、９０００……演算装置。 Fig. 1 is a block diagram showing an example of an arithmetic circuit using the modulo 3 circuit of the present invention as a check circuit, and Fig. 2 is an arithmetic circuit using multiple stages of various arithmetic circuits equivalent to the arithmetic circuit of Fig. 1. FIG. 3 is a block diagram showing an example of an arithmetic circuit in which other functions are added to the first embodiment shown in FIG. 1. FIG. FIG. 5 is a diagram showing the truth table of the arithmetic circuit, FIG. 5 is a diagram showing the truth table of the modulo 3 coincidence circuit used in the present invention, and FIG. 6 is a diagram showing the truth table of the logical configuration shown in the truth table of FIG. 4. A block diagram showing an example of a check circuit including a 3-arithmetic circuit and a modulo-3 matching circuit having the logical configuration shown in the truth table of FIG. FIGS. 8a and 8a and b are a diagram and a block diagram showing a truth table of a register, respectively, and FIGS. FIG. 9 is a block diagram showing an example of a conventional modulo 3 check circuit, and FIG. 10 is a block diagram showing an example of a modulo 3 check circuit for intermediate results, which is part of an arithmetic circuit in an arithmetic unit. . 604, 605, 608, 303... Modulo 3 coincidence circuit, 704, 705, 706, 504,
505, 506, 501, 502, 804, 80
5,806...Module 3 holding register, 60
2,603,606,301,812,813,
816... Modulo 3 generation circuit, 607,30
2,817... Modulo 3 arithmetic circuit, 601,8
11,5000,6000,7000,8000
... Arithmetic circuit, 701, 702, 801, 802
... Input register, 703, 803 ... Operation result register, 814, 815, 818 ... Matching circuit, 807, 808, 809, EIF (error display flag), 201, 204 ... Addition circuit, 202,
205... Subtraction circuit, 203, 207... Multiplication circuit, 206... Inversion circuit, 9001, 9002...
...Input operand register, 9003...Arithmetic result register, 9011...Arithmetic circuit, 9012...
...Modulo 3 expected value generation circuit, 9004...Modulo 3 expected value register, 9013...Modulo 3
Coincidence check circuit, 9005...Error display flag, 9000...Arithmetic unit.

Claims

[Claims] 1 n (n is an integer of 2 or more) w (w is an integer of 2 or more) bit data A ₁ = [a ₁₁ , ..., a _1w ], A ₂ =
[a ₂₁ , ..., a _2w ], ... _, An = [a _o1 , _... , a _ow ] are input, and the modulo W (W = 2 ^w −1) The result of the operation is D=[d ₁ ,
…, d _w ], the inputs A ₁ , A ₂ , …, An
If one or more of them is [1,...,1], C=
[1,...,1], otherwise C=[d ₁ ,..., d _w ]
A modulo W arithmetic circuit that outputs w-bit data C=[c ₁ , ..., c _w ], and the w-bit data C
and other m (m is an integer of 2 or more) w-bit data B ₁ = [b ₁₁ , ..., b _1w ], B ₂ = [b ₂₁ , ..., b _2w ],
..., Bm = [b _n1 , ..., b _nw ] as input, and the m
When +1 inputs all have the same value, E=[C ₁ ,
..., C _w ], when any of the m+1 input data has a different value, or when any of the values is [1,
..., 1], E = [1, ..., 1]. A modulo W matching circuit that outputs w bit data E = [e ₁ , ..., e _w ], the modulo W arithmetic circuit and the modulo W matching circuit. On the transmission path of the modulo W value of the input/output part of the circuit and the intermediate result, the modulo W value is
If the value F = [f ₁ , ..., f _w ] and a strobe signal are input, and the strobe signal is input with the output G = [1, ..., 1], then G = [1, ..., 1], etc. When a strobe signal is input in the state of , G=[f ₁ ,
..., f _w ], W bit data G = [g ₁ , ..., g _w ]
a modulo W register that outputs the modulo W value after one strobe of the input F=[f ₁ , ..., f _w ], and the n input data A ₁ , A ₂ , ...,
The calculation result D between An and the m input data
When all of B ₁ , B ₂ , ..., Bm match and there is no value of [1, ..., 1] in these input data, w bit data E=D=[d ₁ , ..., d _w ], and at other times, E=[1,...,1] is held and output, and the transmission path of [1,...,1] is determined by the value held in the modulo W register. Modulo W characterized by detecting
circuit. 2 n (n is an integer of 2 or more) w (w is an integer of 2 or more) bit data A ₁ = [a ₁₁ ,..., a _1w ], A ₂ =
[a ₂₁ , ..., a _2w ], ... _, An = [a _o1 , _... , a _ow ] are input, and the modulo W (W = 2 ^w −1) The result of the operation is D=[d ₁ ,
…, d _w ], the inputs A ₁ , A ₂ , …, An
If one or more of them is [1,...,1], C=
[1,...,1], otherwise C=[d ₁ ,..., d _w ]
A modulo W arithmetic circuit that outputs w-bit data C=[c ₁ , ..., c _w ], and the w-bit data C
and other m (m is an integer of 2 or more) w-bit data B ₁ = [b ₁₁ , ..., b _1w ], B ₂ = [b ₂₁ , ..., b _2w ],
..., Bm = [b _n1 , ..., b _nw ] as input, and the m
When +1 inputs all have the same value, E=[c ₁ ,...,
c _w ], when any of the m+1 input data has different values, or when any of the values is [1,...,
1], the modulus W outputs w bit data E=[e 1 ,..., e w ], where E=[ ₁ ,..., ₁ ].
On the transmission path of the matching circuit, the input/output section of the modulo W calculation circuit and the modulo W matching circuit, and the modulo W value of the intermediate result, the modulo W value F
= [f ₁ , ..., f _w ] and the strobe signal are input,
If a strobe signal is input in the state of output G = [1,..., 1], G = [1,..., 1], and if a strobe signal is input in any other state, G = [f ₁ ,...,
The _W bit data G = [g ₁ , ..., g _{w ] that becomes f w} ] is output as the modulo W value after one strobe of the input F = [f ₁ , ..., f _w ], and
If a strobe signal is input in the state of = [1,...,1] or G = [1,...,1], l = 1, and if the strobe signal is input in any other state, l = 0, which is 1-bit data l. and a modulo W register to output the n input data A ₁ , A ₂ , . . .
The calculation result D between An and the m input data
When all of B ₁ , B ₂ , ..., Bm match, and there is no value of [1, ..., 1] in the input data, W bit data E=D=[d ₁ , ..., d _w ], and in other cases, holds E=[1,...,1], outputs an error report using the w bit data E and the 1-bit data l, and outputs the modulus W. Depending on the value held in the register [1, 1]
A modulo W circuit is characterized in that it detects a transmission path of.