JPH0541389A - Manufacture of high speed bipolar transistor - Google Patents
Manufacture of high speed bipolar transistorInfo
- Publication number
- JPH0541389A JPH0541389A JP34319891A JP34319891A JPH0541389A JP H0541389 A JPH0541389 A JP H0541389A JP 34319891 A JP34319891 A JP 34319891A JP 34319891 A JP34319891 A JP 34319891A JP H0541389 A JPH0541389 A JP H0541389A
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- semiconductor film
- oxide film
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【産業上の利用分野】本発明は，高速度で動作するバイ
ポ−ラトランジスタの製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a bipolar transistor which operates at high speed.
【０００２】[0002]
【従来の技術】従来，二層ポリシリコン・セルフアライ
ン型のバイポ−ラトランジスタのうち，最終的なエミッ
タ幅を規定するサイドウォ−ルを形成した後に内部ベ−
ス領域を形成するトランジスタの場合には，当該サイド
ウォ−ル直下に内部ベ−ス領域と同じ導電型の不純物拡
散層が形成され難い。つまり，内部ベ−ス領域と外部ベ
−ス領域が電気的に分離されてしまうことがある。そこ
で，当該トランジスタには，内部ベ−ス領域と外部ベ−
ス領域を結合するためのリンク領域を形成することが必
要となる。そして，前記リンク領域には，バイポ−ラト
ランジスタを高速度に動作させるため，抵抗値が小さい
ことが要求される。2. Description of the Related Art Conventionally, in a two-layer polysilicon self-aligned bipolar transistor, an internal base is formed after forming a side wall which defines a final emitter width.
In the case of a transistor that forms a base region, it is difficult to form an impurity diffusion layer having the same conductivity type as that of the internal base region just below the sidewall. That is, the inner base region and the outer base region may be electrically separated. Therefore, the transistor has an internal base area and an external base area.
It is necessary to form a link area for connecting the space areas. And, in order to operate the bipolar transistor at a high speed in the link region, it is required that the resistance value is small.
【０００３】しかし，従来技術では，リンク領域のみに
高濃度な不純物を導入することが不可能である。なぜな
ら，リンク領域を形成するために不純物の導入を行う
と，内部ベ−スとなるべき領域（最終的なエミッタ開口
の直下）にも当該不純物が導入されてしまうためであ
る。つまり，リンク領域の低抵抗化には高濃度が要求さ
れるが，内部ベ−ス領域の濃度は，トランジスタの特性
を決めるものであるため，高濃度にできず，かつ，でき
るだけ浅いことが要求される。このため，リンク領域の
濃度は，内部ベ−スに影響を与えない程度に低い濃度で
なければならない。However, according to the conventional technique, it is impossible to introduce high-concentration impurities only into the link region. This is because when impurities are introduced to form the link region, the impurities are also introduced into the region to be the internal base (immediately below the final emitter opening). In other words, a high concentration is required to reduce the resistance of the link region, but the concentration of the internal base region determines the characteristics of the transistor, so it cannot be a high concentration and is required to be as shallow as possible. To be done. For this reason, the density of the link area must be low enough not to affect the internal base.
【０００４】また，リンク領域は，一般に，ボロンをイ
オン注入することによって形成される場合が多い。この
場合，浅くて，高濃度な不純物拡散層が形成され難い。
そこで，従来は，リンク領域をできるだけ浅く設定する
ために，以下の方法が検討されている。The link region is often formed by implanting boron ions. In this case, it is difficult to form a shallow and high-concentration impurity diffusion layer.
Therefore, conventionally, the following methods have been studied in order to set the link area as shallow as possible.
【０００５】第一の方法は，ベ−ス領域を形成する部分
に，チャネリング効果を低減する，或いはイオンの飛程
を小さくする，という効果を持つイオンの散乱層を基板
中に形成した後，イオンを打ち込み，ベ−ス領域を薄く
形成する方法である。The first method is to form an ion scattering layer in the substrate, which has the effect of reducing the channeling effect or reducing the range of the ions in the portion forming the base region. This is a method of implanting ions to form a thin base region.
【０００６】第二の方法は，チャネリングの制御を行
い，ボロンの実効注入エネルギ−を低くするため，不純
物にＢＦ2 + 等のイオンを使用し，かつ，リンク領域の
直下にｎ型不純物として例えばリンを導入し，当該リン
ク領域の直下のコレクタの不純物の濃度を高くすること
で，結果としてリンク領域を浅くする方法である。The second method controls the channeling and lowers the effective implantation energy of boron, so that BF 2 + is added to the impurities. By using ions such as, for example, phosphorus as an n-type impurity just below the link region, and increasing the concentration of the impurity in the collector immediately below the link region, the result is a method of making the link region shallower. is there.
【０００７】第三の方法は，エミッタポリシリコンの堆
積前にエミッタ開口の酸化膜をエッチングする際，基板
表面をオ−バ−エッチングすることにより，内部ベ−ス
領域表面をリンク領域表面よりも深い位置に形成し，内
部ベ−ス領域からみたリンク領域の深さを相対的に浅く
する方法である。The third method is to overetch the substrate surface when etching the oxide film of the emitter opening before the deposition of the emitter polysilicon, so that the surface of the inner base region is made more than the surface of the link region. This is a method in which the link region is formed at a deep position and the depth of the link region as viewed from the internal base region is made relatively shallow.
【０００８】[0008]
【発明が解決しようとする課題】しかし，第一の方法
は，リンク領域の不純物のプロファイルが，基板の表面
部から内部へ進むにつれて，緩やかなカ−ブを描くた
め，基板の表面近傍に局所的に不純物の濃度が高いリン
ク領域を形成することができない欠点がある。また，第
二の方法は，不純物としてＢＦ2 + を使用するため，Ｆ
（弗素）により，トランジスタの特性が劣化する欠点が
ある。さらに，第一の方法および第二の方法ともに，イ
オン注入に起因する照射損傷が避けられず，特に第二の
方法では，不純物にＢ（ボロン）を使用する場合に比
べ，さらに照射損傷が大きくなる欠点がある。また，第
三の方法では，基板のエッチングを精度よく行うことが
困難であるのに加え，当該エッチングの深さに応じて，
実効的なエミッタ面積が変動するという欠点がある。However, according to the first method, since the impurity profile of the link region draws a gentle curve as it goes from the surface portion of the substrate to the inside thereof, the impurity profile in the link region is locally present near the surface of the substrate. There is a drawback that the link region with a high impurity concentration cannot be formed. The second method is to use BF 2 + as an impurity. To use F,
(Fluorine) has a drawback that the characteristics of the transistor are deteriorated. Furthermore, in both the first method and the second method, irradiation damage due to ion implantation is unavoidable, and particularly in the second method, the irradiation damage is larger than when B (boron) is used as an impurity. There is a drawback. In addition, in the third method, it is difficult to perform the etching of the substrate with high accuracy, and according to the depth of the etching,
There is a drawback that the effective emitter area varies.
【０００９】本発明は，上記欠点を解決すべくなされた
もので，その目的は，内部ベ−ス領域と外部ベ−ス領域
を結合するリンク領域を，基板に照射損傷を与えること
なく，予め決められた深さに形成し，当該リンク領域の
抵抗値を低くすることである。The present invention has been made to solve the above-mentioned drawbacks, and an object of the present invention is to prevent the link area connecting the inner base area and the outer base area from being irradiated with radiation damage to the substrate in advance. This is to reduce the resistance value of the relevant link area by forming it to a predetermined depth.
【００１０】[0010]
【課題を解決するための手段】上記目的を達成するた
め，本発明のバイポ−ラトランジスタの製造方法は，以
下の工程を備えている。すなわち，まず，第１導電型の
第１の不純物を含む基板上に第１の酸化膜を形成し，前
記第１の酸化膜上に窒化膜を形成し，前記窒化膜上に，
第２導電型の第２の不純物を含む第１の半導体膜を形成
し，前記第１の半導体膜上に第２の酸化膜を形成する。
次に，前記第２の酸化膜，および，前記第１の半導体膜
を，異方性エッチング法によりエッチングし，第１の開
口部を形成する。次に，前記第１の開口部下，および，
その近傍の前記窒化膜および前記第１の酸化膜をエッチ
ングし，前記第１の開口部の周囲であって前記基板と前
記第１の半導体膜の間にオ−バ−ハング部を形成する。
次に，全面に，前記オ−バ−ハング部を埋め込む第２の
半導体膜を形成する。そして，前記第１の半導体膜中の
第２の不純物を，熱拡散により，前記オ−バ−ハング部
の第２の半導体膜を通して前記基板中へ拡散させ，外部
ベ−ス領域およびリンク領域を形成する。次に，前記第
２の半導体膜をエッチングし，前記オ−バ−ハング部の
みに前記第２の半導体膜を残存させる。次に，全面に，
第３の酸化膜を形成した後，この第３の酸化膜に，前記
基板に達する第２の開口部を形成する。次に，前記第２
の開口部上に，第３の半導体膜を形成し，この第３の半
導体膜に，第２導電型の第３の不純物を注入する。次
に，前記第３の半導体膜中の第３の不純物を，熱拡散に
より，前記第２の開口部を通して前記基板中へ拡散さ
せ，内部ベ−ス領域を形成する。次に，前記第３の半導
体膜に，第１導電型の第４の不純物を注入する。次に，
前記第３の半導体膜中の第４の不純物を，熱拡散によ
り，前記第２の開口部を通して前記基板中へ拡散させ，
前記内部ベ−ス領域中にエミッタ領域を形成する。In order to achieve the above object, the method for manufacturing a bipolar transistor of the present invention includes the following steps. That is, first, a first oxide film is formed on a substrate containing a first impurity of the first conductivity type, a nitride film is formed on the first oxide film, and a nitride film is formed on the nitride film.
A first semiconductor film containing a second impurity of the second conductivity type is formed, and a second oxide film is formed on the first semiconductor film.
Next, the second oxide film and the first semiconductor film are etched by an anisotropic etching method to form a first opening. Next, under the first opening, and
The nitride film and the first oxide film in the vicinity of the first opening are etched to form an overhang portion around the first opening and between the substrate and the first semiconductor film.
Next, a second semiconductor film is formed on the entire surface to fill the overhang portion. Then, the second impurity in the first semiconductor film is diffused into the substrate through the second semiconductor film in the overhang portion by thermal diffusion, and the external base region and the link region are formed. Form. Next, the second semiconductor film is etched to leave the second semiconductor film only in the overhang portion. Next, on the whole surface,
After forming the third oxide film, a second opening reaching the substrate is formed in the third oxide film. Next, the second
A third semiconductor film is formed on the opening of, and a third impurity of the second conductivity type is implanted into the third semiconductor film. Next, the third impurity in the third semiconductor film is diffused into the substrate through the second opening by thermal diffusion to form an internal base region. Next, a fourth impurity of the first conductivity type is implanted into the third semiconductor film. next,
Diffusing the fourth impurity in the third semiconductor film into the substrate through the second opening by thermal diffusion;
An emitter region is formed in the inner base region.
【００１１】[0011]
【作用】上記の製造方法によれば，熱拡散により，第１
の半導体膜中の第２の不純物が，オ−バ−ハング部の第
２の半導体膜を通して，基板中へ拡散するため，外部ベ
−ス領域およびリンク領域が同時に形成される。しか
も，リンク領域は，十分に浅く形成することができる。According to the above manufacturing method, the first
Since the second impurity in the semiconductor film diffuses into the substrate through the second semiconductor film in the overhang portion, the external base region and the link region are simultaneously formed. Moreover, the link area can be formed sufficiently shallow.
【００１２】[0012]
【実施例】以下，図面を参照しながら，本発明の一実施
例について詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described in detail below with reference to the drawings.
【００１３】図１〜図９は，本発明の一実施例に係わる
バイポ−ラトランジスタの製造方法を示すものである。
まず，図１に示すように，フィ−ルド酸化膜１０２が，
選択酸化法により，例えばｎ+ 型領域とｎ- 型領域から
なる基板１０１の表面に形成される。なお，素子領域
は，フィ−ルド酸化膜１０２ａにより取り囲まれる。前
記素子領域上には，膜厚が５０［ｎｍ］程度の酸化膜１
０２が形成される。全面には，膜厚が１００［ｎｍ］程
度の窒化膜１０３が形成される。窒化膜１０３上には，
膜厚が４００［ｎｍ］程度のポリシリコン膜１０４が形
成される。また，注入量が１×１０16［ｃｍ-2］程度の
ボロン（Ｂ）が，イオン注入法により，ポリシリコン膜
１０４に注入される。なお，この実施例では，ボロンが
注入されたポリシリコン膜１０４に変えて，シリサイド
などの低抵抗値の導伝物質を使用してもよい。この後，
膜厚が５００［ｎｍ］程度の酸化膜１０５が，ＣＶＤ法
により，ポリシリコン膜１０４上に形成される。1 to 9 relate to an embodiment of the present invention.
It shows a method of manufacturing a bipolar transistor.
First, as shown in FIG. 1, the field oxide film 102 is
By the selective oxidation method, for example, n+ Type region and n- From the mold area
Is formed on the surface of the substrate 101. The element area
Are surrounded by the field oxide film 102a. Previous
An oxide film 1 having a film thickness of about 50 nm is formed on the element region.
02 is formed. The film thickness is about 100 nm on the entire surface.
Then, the nitride film 103 is formed. On the nitride film 103,
The polysilicon film 104 having a film thickness of about 400 nm is formed.
Is made. Also, the injection amount is 1 × 1016[Cm-2] About
Boron (B) is a polysilicon film formed by ion implantation.
Injected at 104. In this embodiment, boron is
Instead of the injected polysilicon film 104, silicide
A low resistance conductive material such as After this,
The oxide film 105 having a film thickness of about 500 [nm] is formed by the CVD method.
Thus, it is formed on the polysilicon film 104.
【００１４】次に，図２に示すように，酸化膜１０５お
よびポリシリコン膜１０４が，異方性エッチングにより
順次エッチングされ，例えば幅が１．０［μｍ］程度の
四角形状のコンタクトホ−ル１０６が形成される。な
お，このコンタクトホ−ル１０６は，トランジスタの寸
法を決定する重要なパラメ−タである。この後，窒化膜
１０３が，温度が１４０〜１９０［℃］程度の熱燐酸液
で０．３５［μｍ］程度サイドエッチングされる。続け
て，酸化膜１０２がエッチングされ，オ−バ−ハング部
１０７が形成される。Next, as shown in FIG. 2, the oxide film 105 and the polysilicon film 104 are sequentially etched by anisotropic etching, for example, a rectangular contact hole having a width of about 1.0 [μm]. 106 is formed. The contact hole 106 is an important parameter that determines the size of the transistor. After that, the nitride film 103 is side-etched by hot phosphoric acid solution having a temperature of about 140 to 190 [° C.] for about 0.35 [μm]. Subsequently, the oxide film 102 is etched to form an overhang portion 107.
【００１５】次に，図３に示すように，膜厚が１５０
［ｎｍ］程度のポリシリコン膜１０８が，ＣＶＤ法によ
り，オ−バ−ハング部１０７を完全に埋め込むようにし
て形成される。また，酸化膜１０９が，ＣＶＤ法によ
り，ポリシリコン膜１０８上に形成される。Next, as shown in FIG.
A polysilicon film 108 of about [nm] is formed by the CVD method so as to completely fill the overhang portion 107. Further, the oxide film 109 is formed on the polysilicon film 108 by the CVD method.
【００１６】次に，図４に示すように，外部ベ−ス領域
１１０およびリンク領域１１１が，熱拡散法により，同
時に基板１０１中に形成される。なお，外部ベ−ス領域
１１０およびリンク領域１１１が形成されるしくみは，
次のとうりである。すなわち，前記熱拡散法として，例
えば温度が８５０〜９００［℃］程度，時間が３０［ｍ
ｉｎ］程度の熱処理，または，温度が１０００〜１０５
０［℃］程度，時間が１０〜３０［ｓｅｃ］程度のＲＴ
Ａ（rapid thermalanneal）を行うと，ポリシリコン膜
１０４に含まれるボロンが，矢印に示すように，ポリシ
リコン膜１０８を通過して，基板１０１中に拡散するた
め，外部ベ−ス領域１１０およびリンク領域１１１が同
時に形成される。なお，ポリシリコン膜１０４からリン
ク領域１１１までの距離は，ポリシリコン膜１０４から
外部ベ−ス領域１１０までの距離よりも離れているた
め，ボロンがポリシリコン膜１０８を通過する距離も必
然的に長くなる。その結果，外部ベ−ス領域１１０より
も浅いリンク領域が形成される。Next, as shown in FIG. 4, the outer base region 110 and the link region 111 are simultaneously formed in the substrate 101 by the thermal diffusion method. The mechanism for forming the external base area 110 and the link area 111 is as follows.
It is the next tori. That is, as the thermal diffusion method, for example, the temperature is about 850 to 900 [° C.] and the time is 30 [m
in] or a temperature of 1000 to 105
RT of about 0 [° C] and time of about 10 to 30 [sec]
When A (rapid thermal anneal) is performed, boron contained in the polysilicon film 104 passes through the polysilicon film 108 and diffuses into the substrate 101 as indicated by the arrow, so that the external base region 110 and the link are formed. Region 111 is formed at the same time. Since the distance from the polysilicon film 104 to the link region 111 is longer than the distance from the polysilicon film 104 to the external base region 110, the distance that boron passes through the polysilicon film 108 is inevitably. become longer. As a result, a link region shallower than the outer base region 110 is formed.
【００１７】次に，図５に示すように，ポリシリコン膜
１０８を等方的にエッチングし，このポリシリコン膜１
０８をオ−バ−ハング部１０７にのみ残存させる。次
に，図６に示すように，全面に，膜厚が１５０［ｎｍ］
程度の酸化膜１１２が，ＣＶＤ法により形成される。次
に，図７に示すように，膜厚が２５０［ｎｍ］程度のポ
リシリコン膜が，ＣＶＤ法により酸化膜１１２上に形成
される。この後，ポリシリコン膜が異方性エッチング法
によりエッチングされ，コンタクトホ−ル１０６内の酸
化膜１１２上にサイドウォ−ル１１３が形成される。次
に，図８に示すように，表面上に露出している酸化膜１
１２を異方性エッチング法により除去すると，基板１０
１上にコンタクトホ−ル１１４が形成される。Next, as shown in FIG. 5, the polysilicon film 108 is isotropically etched to form the polysilicon film 1
08 is left only in the overhang portion 107. Next, as shown in FIG. 6, the film thickness is 150 [nm] on the entire surface.
The oxide film 112 of a certain degree is formed by the CVD method. Next, as shown in FIG. 7, a polysilicon film having a film thickness of about 250 [nm] is formed on the oxide film 112 by the CVD method. Then, the polysilicon film is etched by the anisotropic etching method, and the side wall 113 is formed on the oxide film 112 in the contact hole 106. Next, as shown in FIG. 8, the oxide film 1 exposed on the surface
When 12 is removed by the anisotropic etching method, the substrate 10
A contact hole 114 is formed on the surface 1.
【００１８】次に，図９に示すように，膜厚が２５０
［ｎｍ］程度のポリシリコン膜１１５が，ＣＶＤ法によ
り全面に形成される。また，図示しない酸化膜が，ポリ
シリコン膜１１５上に形成される。このポリシリコン膜
１１５には，注入量が５×１０14［ｃｍ-2］程度のボロ
ンが，イオン注入法により，ポリシリコン膜１１５に注
入される。この後，例えば温度が９５０［℃］程度，時
間が３０〜９０［ｍｉｎ］の熱処理を行い，ポリシリコ
ン膜１１５中のボロンを基板１０１へ拡散させ，内部ベ
−ス領域１１６を形成する。この時，ポリシリコン膜１
１５上の酸化膜は，ボロンのポリシリコン中のチャネリ
ングを抑制し，基板中にまで注入されることを抑制す
る。また，外方向拡散を防止する役割を果たす。また，
ポリシリコン膜１１５上に形成された酸化膜を除去す
る。このポリシリコン膜１１５には，注入量が１×１０
16［ｃｍ-2］程度のヒ素（Ａｓ）が，イオン注入法によ
り，ポリシリコン膜１１５に注入される。この後，図示
しない酸化膜が，ポリシリコン膜１１５上に形成され
る。そして，例えば温度が１０００〜１０５０［℃］，
時間が１０〜３０［ｓｅｃ］のＲＴＡを行い，ポリシリ
コン膜１１５中のヒ素を基板１０１へ拡散させ，エミッ
タ領域１１７を形成する。この時，ポリシリコン膜１１
５上の酸化膜は，ヒ素の外方向拡散を防止する役割を果
たす。この後，酸化膜は，除去される。なお，この実施
例では，ポリシリコン膜１１５に変えて，シリサイドな
どの低抵抗値の導伝物質を使用してもよい。Next, as shown in FIG.
A polysilicon film 115 of about [nm] is formed on the entire surface by the CVD method. Further, an oxide film (not shown) is formed on the polysilicon film 115. Boron having an implantation amount of about 5 × 10 14 [cm −2 ] is implanted into the polysilicon film 115 by the ion implantation method. After that, for example, heat treatment is performed at a temperature of about 950 [° C.] for a time of 30 to 90 [min] to diffuse boron in the polysilicon film 115 into the substrate 101 and form the internal base region 116. At this time, the polysilicon film 1
The oxide film on 15 suppresses the channeling of boron in the polysilicon and suppresses the injection into the substrate. It also serves to prevent outward diffusion. Also,
The oxide film formed on the polysilicon film 115 is removed. The polysilicon film 115 has an implantation dose of 1 × 10
Arsenic (As) of about 16 [cm −2 ] is implanted into the polysilicon film 115 by the ion implantation method. After that, an oxide film (not shown) is formed on the polysilicon film 115. And, for example, the temperature is 1000 to 1050 [° C.],
RTA is performed for a time of 10 to 30 [sec] to diffuse arsenic in the polysilicon film 115 into the substrate 101 and form an emitter region 117. At this time, the polysilicon film 11
The oxide film on 5 plays a role of preventing outward diffusion of arsenic. After this, the oxide film is removed. In this embodiment, instead of the polysilicon film 115, a conductive material having a low resistance value such as silicide may be used.
【００１９】図１０〜図１６は，本発明の他の実施例に
係わるバイポ−ラトランジスタの製造方法を示すもので
ある。まず，図１０に示すように，フィ−ルド酸化膜２
０２ａが，選択酸化法により，例えばｎ+ 型領域とｎ-
型領域からなる基板１０１の表面に形成される。なお，
素子領域は，フィ−ルド酸化膜２０２ａにより取り囲ま
れている。前記素子領域上には，膜厚が５０［ｎｍ］程
度の酸化膜２０２が形成される。全面には，膜厚が１０
０［ｎｍ］程度の窒化膜２０３が形成される。窒化膜２
０３上には，膜厚が４００［ｎｍ］程度のポリシリコン
膜２０４が形成される。また，注入量が１×１０16［ｃ
ｍ-2］程度のボロン（Ｂ）が，イオン注入法により，ポ
リシリコン膜２０４に注入される。なお，この実施例で
は，ボロンが注入されたポリシリコン膜２０４に変え
て，シリサイドなどの低抵抗値の導伝物質を使用しても
よい。この後，ポリシリコン膜２０４が，異方性エッチ
ングによりエッチングされ，例えば幅が１．０［μｍ］
程度の四角形状のコンタクトホ−ル２０６が形成され
る。なお，このコンタクトホ−ル２０６は，トランジス
タの寸法を決定する重要なパラメ−タとなる。10 to 16 show a method of manufacturing a bipolar transistor according to another embodiment of the present invention. First, as shown in FIG. 10, the field oxide film 2
02a is, for example, n + by a selective oxidation method. Type region and the n -
It is formed on the surface of the substrate 101 composed of the mold region. In addition,
The element region is surrounded by the field oxide film 202a. An oxide film 202 having a film thickness of about 50 [nm] is formed on the element region. The film thickness is 10 on the entire surface.
A nitride film 203 of about 0 [nm] is formed. Nitride film 2
A polysilicon film 204 having a film thickness of about 400 nm is formed on 03. In addition, the injection amount is 1 × 10 16 [c
Boron (B) of about m −2 ] is implanted into the polysilicon film 204 by the ion implantation method. In this embodiment, a conductive material having a low resistance value such as silicide may be used instead of the polysilicon film 204 in which boron is injected. After that, the polysilicon film 204 is etched by anisotropic etching to have a width of 1.0 [μm], for example.
A contact hole 206 having a rectangular shape is formed. The contact hole 206 is an important parameter that determines the size of the transistor.
【００２０】次に，図１１に示すように，膜厚が５００
［ｎｍ］程度の酸化膜２０５が，ＣＶＤ法により，ポリ
シリコン膜２０４上に形成される。次に，図１２に示す
ように，窒化膜２０３が，温度が１４０〜１９０［℃］
程度の熱燐酸液で０．３５［μｍ］程度エッチングされ
る。続けて，酸化膜２０２がエッチングされ，オ−バ−
ハング部２０７が形成される。Next, as shown in FIG.
An oxide film 205 of about [nm] is formed on the polysilicon film 204 by the CVD method. Next, as shown in FIG. 12, the temperature of the nitride film 203 is 140 to 190 [° C.].
About 0.35 [μm] is etched with a hot phosphoric acid solution. Then, the oxide film 202 is etched,
The hang portion 207 is formed.
【００２１】次に，図１３に示すように，膜厚が１５０
［ｎｍ］程度のポリシリコン膜２０８が，ＣＶＤ法によ
り，オ−バ−ハング部２０７を完全に埋め込むようにし
て形成される。また，酸化膜２０９が，ＣＶＤ法によ
り，ポリシリコン膜２０８上に形成される。この後，外
部ベ−ス領域２１０およびリンク領域２１１が，熱拡散
法により，同時に基板２０１中に形成される。なお，外
部ベ−ス領域２１０およびリンク領域２１１が形成され
るしくみは，次のとうりである。すなわち，前記熱拡散
法として，例えば温度が８５０〜９００［℃］程度，時
間が３０［ｍｉｎ］程度の熱処理，または，温度が１０
００〜１０５０［℃］程度，時間が１０〜３０［ｓｅ
ｃ］程度のＲＴＡ（rapid thermal anneal）を行うと，
ポリシリコン膜２０４に含まれるボロンが，ポリシリコ
ン膜２０８を通過して，基板２０１中に拡散するため，
外部ベ−ス領域２１０およびリンク領域２１１が同時に
形成される。なお，ポリシリコン膜２０４からリンク領
域２１１までの距離は，ポリシリコン膜２０４から外部
ベ−ス領域２１０までの距離よりも離れているため，ボ
ロンがポリシリコン膜２０８を通過する距離も必然的に
長くなる。その結果，外部ベ−ス領域２１０よりも浅い
リンク領域が形成される。Next, as shown in FIG.
A polysilicon film 208 of about [nm] is formed by the CVD method so as to completely fill the overhang portion 207. Further, the oxide film 209 is formed on the polysilicon film 208 by the CVD method. After that, the outer base region 210 and the link region 211 are simultaneously formed in the substrate 201 by the thermal diffusion method. The mechanism by which the outer base area 210 and the link area 211 are formed is as follows. That is, as the heat diffusion method, for example, a heat treatment at a temperature of about 850 to 900 [° C.] and a time of about 30 [min], or a temperature of 10
00 to 1050 [° C], time is 10 to 30 [se]
c) about RTA (rapid thermal anneal)
Since boron contained in the polysilicon film 204 passes through the polysilicon film 208 and diffuses into the substrate 201,
The outer base area 210 and the link area 211 are formed simultaneously. Since the distance from the polysilicon film 204 to the link region 211 is larger than the distance from the polysilicon film 204 to the external base region 210, the distance that boron passes through the polysilicon film 208 is inevitably. become longer. As a result, a link area shallower than the outer base area 210 is formed.
【００２２】次に，図１４に示すように，ポリシリコン
膜２０８を等方的にエッチングし，このポリシリコン膜
２０８をオ−バ−ハング部２０７にのみ残存させる。次
に，図１５に示すように，全面に，膜厚が１５０［ｎ
ｍ］程度の酸化膜２１２が，ＣＶＤ法により形成され
る。Next, as shown in FIG. 14, the polysilicon film 208 is isotropically etched to leave the polysilicon film 208 only in the overhang portion 207. Next, as shown in FIG. 15, the film thickness is 150 [n
An oxide film 212 of about m] is formed by the CVD method.
【００２３】次に，図１６に示すように，酸化膜２１２
が異方性エッチングにより除去され，コンタクトホ−ル
２１４が形成される。また，膜厚が２５０［ｎｍ］程度
のポリシリコン膜２１５が，ＣＶＤ法により全面に形成
される。さらに，膜厚が〜１００［ｎｍ］程度の酸化膜
が，ＣＶＤ法によりポリシリコン膜２１５上に形成され
る。このポリシリコン膜２１５には，注入量が５×１０
14［ｃｍ-2］程度のボロンが，イオン注入法により注入
される。この後，例えば温度が９５０［℃］程度，時間
が３０〜９０［ｍｉｎ］の熱処理を行い，ポリシリコン
膜２１５中のボロンを基板２０１へ拡散させ，内部ベ−
ス領域２１６を形成する。この時，ポリシリコン膜２１
５上の酸化膜は，ボロンのチャネリングを抑制し，基板
中にまで注入されることを抑制する。また，外方向拡散
を防止する役割を果たす。また，ポリシリコン膜２１５
上に形成された酸化膜を除去する。このポリシリコン膜
２１５には，注入量が１×１０16［ｃｍ-2］程度のヒ素
（Ａｓ）が，イオン注入法により注入される。この後，
図示しない酸化膜が，ポリシリコン膜２１５上に形成さ
れる。そして，例えば温度が１０００〜１０５０
［℃］，時間が１０〜３０［ｓｅｃ］のＲＴＡを行い，
ポリシリコン膜２１５中のヒ素を基板２０１へ拡散さ
せ，エミッタ領域２１７を形成する。この時，ポリシリ
コン膜２１５上の酸化膜は，外方向拡散を防止する役割
を果たす。この後，酸化膜は，除去される。なお，この
実施例では，ポリシリコン膜２１５に変えて，シリサイ
ドなどの低抵抗値の導伝物質を使用してもよい。Next, as shown in FIG.
Are removed by anisotropic etching to form contact holes 214. Further, a polysilicon film 215 having a film thickness of about 250 [nm] is formed on the entire surface by the CVD method. Further, an oxide film having a film thickness of about 100 nm is formed on the polysilicon film 215 by the CVD method. The polysilicon film 215 has an implantation dose of 5 × 10 5
Boron of about 14 [cm −2 ] is implanted by the ion implantation method. After that, for example, a heat treatment is performed at a temperature of about 950 [° C.] for a time of 30 to 90 [min] to diffuse the boron in the polysilicon film 215 to the substrate 201,
Area 216 is formed. At this time, the polysilicon film 21
The oxide film on 5 suppresses boron channeling and suppresses implantation into the substrate. It also serves to prevent outward diffusion. In addition, the polysilicon film 215
The oxide film formed above is removed. Arsenic (As) having an implantation amount of about 1 × 10 16 [cm −2 ] is implanted into the polysilicon film 215 by an ion implantation method. After this,
An oxide film (not shown) is formed on the polysilicon film 215. And, for example, the temperature is 1000 to 1050.
Perform RTA at [° C] and time of 10 to 30 [sec],
Arsenic in the polysilicon film 215 is diffused into the substrate 201 to form an emitter region 217. At this time, the oxide film on the polysilicon film 215 serves to prevent outward diffusion. After this, the oxide film is removed. In this embodiment, a conductive material having a low resistance value such as silicide may be used instead of the polysilicon film 215.
【００２４】上述した二つの実施例においては，エミッ
タ電極となるポリシリコン膜が形成された後，アニ−ル
により，基板中に内部ベ−ス領域が形成される。このた
め，内部ベ−ス領域の深さなどの制御に優れている。し
かし，反面，前記アニ−ルにより，前記ポリシリコン膜
と基板との界面の自然酸化膜が破壊され，ポリシリコン
と基板が接触した部分から基板に対して固相エピタキシ
ャル成長を起こすため，前記ポリシリコンと基板の界面
に凹凸が形成され易くなる。この凹凸は，エミッタ領域
の形成のための不純物の拡散に悪影響を与える。そこ
で，かかる欠点を解消し，エミッタ領域の深さなどの制
御に優れる方法を提供するのが，以下の実施例である。
この実施例は，内部ベ−ス領域の深さなどの制御につい
て，上述した二つの実施例に劣るが，エミッタ領域の深
さなどの制御にについて，上述の二つの実施例よりも優
れる。以下，その内容について説明する。In the above-mentioned two embodiments, after forming the polysilicon film to be the emitter electrode, the internal base region is formed in the substrate by annealing. Therefore, it is excellent in controlling the depth of the internal base region. On the other hand, however, the annealing destroys the natural oxide film at the interface between the polysilicon film and the substrate, and solid phase epitaxial growth occurs on the substrate from the portion where the polysilicon and the substrate contact each other. Concavities and convexities are easily formed on the interface between the substrate and the substrate. The unevenness adversely affects the diffusion of impurities for forming the emitter region. Therefore, the following examples provide a method of eliminating such drawbacks and providing excellent control of the depth of the emitter region.
This embodiment is inferior to the above two embodiments in controlling the depth of the inner base region, but is superior to the above two embodiments in controlling the depth of the emitter region. The contents will be described below.
【００２５】図１７〜図２６は，本発明の他の実施例に
係わるバイポ−ラトランジスタの製造方法を示すもので
ある。まず，図１７に示すように，フィ−ルド酸化膜３
０２ａが，選択酸化法により，例えばｎ+ 型領域とｎ-
型領域からなる基板３０１の表面に形成される。選択酸
化法としては，例えばバッファ酸化膜と窒化膜をマスク
とする方法が用いられる。フィ−ルド酸化膜３０２ａの
膜厚は，基板とベ−ス電極との浮遊容量や，基板表面の
平坦性などを考慮して決められる。なお，フィ−ルド酸
化膜３０２ａを基板３０１中に埋め込む方法もあるが，
本実施例では，膜厚が６００［ｎｍ］程度のフィ−ルド
酸化膜３０２ａを基板３０１上に形成している。17 to 26 show a method of manufacturing a bipolar transistor according to another embodiment of the present invention. First, as shown in FIG. 17, the field oxide film 3
02a is, for example, n + by a selective oxidation method. Type region and the n -
It is formed on the surface of the substrate 301 composed of the mold region. As the selective oxidation method, for example, a method using a buffer oxide film and a nitride film as a mask is used. The film thickness of the field oxide film 302a is determined in consideration of the stray capacitance between the substrate and the base electrode and the flatness of the substrate surface. Although there is a method of embedding the field oxide film 302a in the substrate 301,
In this embodiment, a field oxide film 302a having a film thickness of about 600 [nm] is formed on the substrate 301.
【００２６】素子領域は，フィ−ルド酸化膜３０２ａに
より取り囲まれている。前記素子領域上には，膜厚が５
０［ｎｍ］程度の酸化膜３０２が形成される。全面に
は，膜厚が１００［ｎｍ］程度の窒化膜３０３が形成さ
れる。窒化膜３０３上には，膜厚が４００［ｎｍ］程度
のポリシリコン膜３０４が形成される。また，注入量が
１×１０16［ｃｍ-2］程度のボロン（Ｂ）が，イオン注
入法により，ポリシリコン膜３０４に注入される。な
お，この実施例では，ボロンが注入されたポリシリコン
膜３０４に変えて，シリサイドなどの低抵抗値の導伝物
質や，結晶構造が多結晶またはアモルファスの物質を使
用してもよい。この後，膜厚が５００［ｎｍ］程度の酸
化膜３０５が，ＣＶＤ法により，ポリシリコン膜３０４
上に形成される。The element region is surrounded by the field oxide film 302a. A film thickness of 5 is formed on the element region.
An oxide film 302 of about 0 [nm] is formed. A nitride film 303 having a film thickness of about 100 [nm] is formed on the entire surface. A polysilicon film 304 having a thickness of about 400 nm is formed on the nitride film 303. Further, boron (B) having an implantation amount of about 1 × 10 16 [cm −2 ] is implanted into the polysilicon film 304 by the ion implantation method. In this embodiment, instead of the polysilicon film 304 into which boron is implanted, a conductive material having a low resistance value such as silicide or a material having a polycrystalline or amorphous crystal structure may be used. After that, the oxide film 305 having a film thickness of about 500 nm is formed on the polysilicon film 304 by the CVD method.
Formed on.
【００２７】次に，図１８に示すように，全面に，レジ
スト膜３０６が形成される。このレジスト膜３０６は，
エミッタ電極の形成が予定される領域に開口部１０７を
有するようにパタ−ニングされる。この後，レジスト膜
３０６をマスクにして，ポリシリコン膜３０４が，異方
性エッチングによりエッチングされる。この結果，例え
ば幅が１．０［μｍ］程度の四角形状のコンタクトホ−
ルが形成される。なお，このコンタクトホ−ルは，トラ
ンジスタの寸法を決定する重要なパラメ−タであるた
め，異方性エッチング法によって形成される。Next, as shown in FIG. 18, a resist film 306 is formed on the entire surface. This resist film 306 is
The patterning is performed so as to have the opening 107 in the region where the formation of the emitter electrode is planned. After that, the polysilicon film 304 is etched by anisotropic etching using the resist film 306 as a mask. As a result, for example, a rectangular contact hole having a width of about 1.0 [μm].
Are formed. Since this contact hole is an important parameter that determines the size of the transistor, it is formed by the anisotropic etching method.
【００２８】次に，図１９に示すように，レジスト膜３
０６を除去した後，窒化膜３０３が，温度が１４０〜１
９０［℃］程度の熱燐酸液で０．３５［μｍ］程度，横
方向にサイドエッチングされる。続けて，酸化膜３０２
がエッチングされ，オ−バ−ハング部３０８が形成され
る。Next, as shown in FIG. 19, the resist film 3
After removing 06, the nitride film 303 has a temperature of 140 to 1
Lateral side etching is performed by hot phosphoric acid solution at about 90 ° C. for about 0.35 μm. Next, oxide film 302
Are etched to form an overhang portion 308.
【００２９】次に，図２０に示すように，膜厚が１５０
［ｎｍ］程度のポリシリコン膜３０９が，ＣＶＤ法によ
り，オ−バ−ハング部３０８を完全に埋め込むようにし
て形成される。この後，注入量が１×１０14［ｃｍ-2］
程度のボロンが，イオン注入法により，ポリシリコン膜
３０９に注入される。Next, as shown in FIG.
A polysilicon film 309 of about [nm] is formed by the CVD method so as to completely fill the overhang portion 308. After this, the injection amount is 1 × 10 14 [cm -2 ]
About a certain amount of boron is implanted into the polysilicon film 309 by the ion implantation method.
【００３０】次に，図２１に示すように，ボロンが大気
中へ拡散するのを防止する酸化膜３０９ａが，ＣＶＤ法
により，ポリシリコン膜３０９上に形成される。この
後，内部ベ−ス領域３１０，および，外部ベ−ス領域３
１１，および，リンク領域３１２が，熱拡散法により，
同時に基板３０１中に形成される。なお，内部ベ−ス領
域３１０，外部ベ−ス領域２１０およびリンク領域２１
１が形成されるしくみは，次のとうりである。すなわ
ち，前記熱拡散法として，例えば温度が１０００〜１０
５０［℃］程度，時間が１０〜３０［ｓｅｃ］程度のＲ
ＴＡ（rapid thermal anneal）を行うと，ポリシリコン
膜３０９に含まれるボロンが，基板３０１中に拡散し，
深さが０．１０〜０．１５［μｍ］程度の内部ベ−ス領
域３１１が形成される。同時に，ポリシリコン膜３０４
に含まれるボロンが，ポリシリコン膜３０９を通過し
て，基板３０１中に拡散し，外部ベ−ス領域３１１およ
びリンク領域３１２が形成される。なお，ポリシリコン
膜３０４からリンク領域３１２までの距離は，ポリシリ
コン膜３０４から外部ベ−ス領域３１１までの距離より
も離れているため，ボロンがポリシリコン膜３０９を通
過する距離も必然的に長くなる。その結果，外部ベ−ス
領域３１１よりも浅いリンク領域３１２が形成される。
但し，リンク領域３１２の深さは，ポリシリコン膜３０
９中のボロンの拡散係数を変えると，これに伴い変化す
る。Next, as shown in FIG. 21, an oxide film 309a for preventing the diffusion of boron into the atmosphere is formed on the polysilicon film 309 by the CVD method. After this, the inner base area 310 and the outer base area 3
11, and the link area 312, by the thermal diffusion method,
At the same time, it is formed in the substrate 301. The inner base area 310, the outer base area 210, and the link area 21.
The mechanism by which 1 is formed is as follows. That is, as the heat diffusion method, for example, the temperature is 1000 to 10
R of about 50 [° C] and time of about 10 to 30 [sec]
When TA (rapid thermal anneal) is performed, boron contained in the polysilicon film 309 diffuses in the substrate 301,
An internal base region 311 having a depth of about 0.10 to 0.15 [μm] is formed. At the same time, the polysilicon film 304
Boron contained in (3) passes through the polysilicon film 309 and diffuses into the substrate 301 to form an external base region 311 and a link region 312. Since the distance from the polysilicon film 304 to the link region 312 is larger than the distance from the polysilicon film 304 to the external base region 311, the distance that boron passes through the polysilicon film 309 is inevitable. become longer. As a result, a link area 312, which is shallower than the outer base area 311, is formed.
However, the depth of the link region 312 depends on the polysilicon film 30.
When the diffusion coefficient of boron in 9 is changed, it changes accordingly.
【００３１】次に，図２２に示すように，酸化膜３０９
ａを除去した後，ポリシリコン膜３０９を等方的にエッ
チングし，このポリシリコン膜３０９をオ−バ−ハング
部３０８にのみ残存させる。次に，図２３に示すよう
に，全面に，膜厚が１５０［ｎｍ］程度の酸化膜３１３
が，ＣＶＤ法により形成される。Next, as shown in FIG. 22, an oxide film 309 is formed.
After removing a, the polysilicon film 309 is isotropically etched to leave the polysilicon film 309 only in the overhang portion 308. Next, as shown in FIG. 23, an oxide film 313 having a film thickness of about 150 [nm] is formed on the entire surface.
Are formed by the CVD method.
【００３２】次に，図２４に示すように，膜厚が２５０
［ｎｍ］程度のポリシリコン膜３１４が，ＣＶＤ法によ
り，酸化膜３１３上に形成される。ポリシリコン膜３１
４が異方性エッチングにより除去され，サイドウォ−ル
３１４ａが形成される。Next, as shown in FIG.
A polysilicon film 314 of about [nm] is formed on the oxide film 313 by the CVD method. Polysilicon film 31
4 is removed by anisotropic etching to form a side wall 314a.
【００３３】次に，図２５に示すように，酸化膜３１３
が異方性エッチングにより除去され，コンタクトホ−ル
３１３ａが形成される。次に，図２６に示すように，膜
厚が２５０［ｎｍ］程度のポリシリコン膜３１５が，Ｃ
ＶＤ法により全面に形成される。さらに，不純物が大気
中へ拡散するのを防止する酸化膜が，ＣＶＤ法により，
ポリシリコン膜３１５上に形成される。この後，ポリシ
リコン膜３１５には，注入量が１×１０16［ｃｍ-2］程
度のヒ素（Ａｓ）が，イオン注入法により注入される。
また，例えば温度が１０００〜１０５０［℃］，時間が
１０〜３０［ｓｅｃ］のＲＴＡを行い，ポリシリコン膜
３１５中のヒ素を基板３０１へ拡散させ，エミッタ領域
３１６を形成する。この時，ポリシリコン膜３１５上の
酸化膜は，ヒ素のチャネリングを抑制し，外方向拡散を
防止する役割を果たす。そして，酸化膜が除去され，一
般的な絶縁膜形成工程，および，配線工程を経た後，バ
イポ−ラトランジスタが完成する。なお，この実施例で
は，酸化膜３０５は，ＣＶＤ法により形成されている
が，ＳＳＴ方式，すなわちポリシリコン膜３０４の表面
を酸化して形成してもよい。Next, as shown in FIG. 25, an oxide film 313 is formed.
Are removed by anisotropic etching to form contact holes 313a. Next, as shown in FIG. 26, the polysilicon film 315 having a film thickness of about 250 [nm] is
It is formed on the entire surface by the VD method. Furthermore, an oxide film that prevents impurities from diffusing into the atmosphere is formed by the CVD method.
It is formed on the polysilicon film 315. After that, arsenic (As) having an implantation amount of about 1 × 10 16 [cm −2 ] is implanted into the polysilicon film 315 by an ion implantation method.
Further, for example, RTA is performed at a temperature of 1000 to 1050 [° C.] and a time of 10 to 30 [sec] to diffuse the arsenic in the polysilicon film 315 into the substrate 301 and form the emitter region 316. At this time, the oxide film on the polysilicon film 315 plays a role of suppressing channeling of arsenic and preventing outward diffusion. Then, the oxide film is removed, and after a general insulating film forming process and a wiring process, the bipolar transistor is completed. Although the oxide film 305 is formed by the CVD method in this embodiment, it may be formed by the SST method, that is, by oxidizing the surface of the polysilicon film 304.
【００３４】[0034]
【発明の効果】以上，説明したように，本発明のバイポ
−ラトランジスタによれば，活性層中に照射損傷なく，
セルフアラインで，容易に，十分に浅いリンク領域を形
成することができ，当該リンク領域の抵抗値を小さくす
ることができる。As described above, according to the bipolar transistor of the present invention, there is no irradiation damage in the active layer,
The self-alignment makes it possible to easily form a sufficiently shallow link region and reduce the resistance value of the link region.
【図１】本発明の一実施例に係わるバイポ−ラトランジ
スタの製造方法を示す図。FIG. 1 is a diagram showing a method of manufacturing a bipolar transistor according to an embodiment of the present invention.
【図２】本発明の一実施例に係わるバイポ−ラトランジ
スタの製造方法を示す図。FIG. 2 is a diagram showing a method of manufacturing a bipolar transistor according to an embodiment of the present invention.
【図３】本発明の一実施例に係わるバイポ−ラトランジ
スタの製造方法を示す図。FIG. 3 is a diagram showing a method of manufacturing a bipolar transistor according to an embodiment of the present invention.
【図４】本発明の一実施例に係わるバイポ−ラトランジ
スタの製造方法を示す図。FIG. 4 is a diagram showing a method of manufacturing a bipolar transistor according to an embodiment of the present invention.
【図５】本発明の一実施例に係わるバイポ−ラトランジ
スタの製造方法を示す図。FIG. 5 is a diagram showing a method of manufacturing a bipolar transistor according to an embodiment of the present invention.
【図６】本発明の一実施例に係わるバイポ−ラトランジ
スタの製造方法を示す図。FIG. 6 is a diagram showing a method of manufacturing a bipolar transistor according to an embodiment of the present invention.
【図７】本発明の一実施例に係わるバイポ−ラトランジ
スタの製造方法を示す図。FIG. 7 is a diagram showing a method of manufacturing a bipolar transistor according to an embodiment of the present invention.
【図８】本発明の一実施例に係わるバイポ−ラトランジ
スタの製造方法を示す図。FIG. 8 is a diagram showing a method of manufacturing a bipolar transistor according to an embodiment of the present invention.
【図９】本発明の一実施例に係わるバイポ−ラトランジ
スタの製造方法を示す図。FIG. 9 is a diagram showing a method of manufacturing a bipolar transistor according to an embodiment of the present invention.
【図１０】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。FIG. 10 is a diagram showing a method of manufacturing a bipolar transistor according to another embodiment of the present invention.
【図１１】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。FIG. 11 is a diagram showing a method of manufacturing a bipolar transistor according to another embodiment of the present invention.
【図１２】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。FIG. 12 is a diagram showing a method of manufacturing a bipolar transistor according to another embodiment of the present invention.
【図１３】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。FIG. 13 is a diagram showing a method of manufacturing a bipolar transistor according to another embodiment of the present invention.
【図１４】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。FIG. 14 is a diagram showing a method of manufacturing a bipolar transistor according to another embodiment of the present invention.
【図１５】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。FIG. 15 is a diagram showing a method of manufacturing a bipolar transistor according to another embodiment of the present invention.
【図１６】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。FIG. 16 is a diagram showing a method of manufacturing a bipolar transistor according to another embodiment of the present invention.
【図１７】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。FIG. 17 is a diagram showing a method of manufacturing a bipolar transistor according to another embodiment of the present invention.
【図１８】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。FIG. 18 is a diagram showing a method of manufacturing a bipolar transistor according to another embodiment of the present invention.
【図１９】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。FIG. 19 is a diagram showing a method of manufacturing a bipolar transistor according to another embodiment of the present invention.
【図２０】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。FIG. 20 is a diagram showing a method of manufacturing a bipolar transistor according to another embodiment of the present invention.
【図２１】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。FIG. 21 is a diagram showing a method of manufacturing a bipolar transistor according to another embodiment of the present invention.
【図２２】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。FIG. 22 is a diagram showing a method of manufacturing a bipolar transistor according to another embodiment of the present invention.
【図２３】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。FIG. 23 is a diagram showing a method of manufacturing a bipolar transistor according to another embodiment of the present invention.
【図２４】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。FIG. 24 is a diagram showing a method of manufacturing a bipolar transistor according to another embodiment of the present invention.
【図２５】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。FIG. 25 is a view showing a method of manufacturing a bipolar transistor according to another embodiment of the present invention.
【図２６】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。FIG. 26 is a diagram showing a method of manufacturing a bipolar transistor according to another embodiment of the present invention.
１０１，２０１，３０１ …基板， １０２，２０２，３０２ …酸化膜， １０２ａ，２０２ａ，３０２ａ …フィ−ルド酸化膜， １０３，２０３，３０３ …窒化膜， １０４，２０４，３０４ …ポリシリコン膜， １０５，２０５，３０５ …酸化膜， １０６，２０６，３０７ …コンタクトホ−ル， １０７，２０７，２０８ …オ−バ−ハング部， １０８，２０８，３０９ …ポリシリコン膜， １０９，２０９，３０９ａ …酸化膜， １１０，２１０，３１１ …外部ベ−ス領域， １１１，２１１，３１２ …リンク領域， １１２，２１２ …酸化膜， １１３，２１３ …サイドウォ−ル， １１４，２１４ …コンタクトホ−ル， １１５，２１５，３１５ …ポリシリコン膜， １１６，２１６，３１０ …内部ベ−ス領域， １１７，２１７，３１６ …エミッタ領域， ３０６ …レジスト膜。 101, 201, 301 ... Substrate, 102, 202, 302 ... Oxide film, 102a, 202a, 302a ... Field oxide film, 103, 203, 303 ... Nitride film, 104, 204, 304 ... Polysilicon film, 105, 205, 305 ... Oxide film, 106, 206, 307 ... Contact hole, 107, 207, 208 ... Overhang portion, 108, 208, 309 ... Polysilicon film, 109, 209, 309a ... Oxide film, 110, 210, 311 ... External base area, 111, 211, 312 ... Link area, 112, 212 ... Oxide film, 113, 213 ... Sidewall, 114, 214 ... Contact hole, 115, 215, 315 ... polysilicon film, 116, 216, 310 ... internal base region, 117, 217, 316 ... Emitter region, 306 ... resist film.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/265 21/306 Ｔ 7342−4Ｍ 21/318 Ｍ 8518−4Ｍ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H01L 21/265 21/306 T 7342-4M 21/318 M 8518-4M
Claims (5)
に第１の酸化膜を形成する工程と，前記第１の酸化膜上
に窒化膜を形成する工程と，前記窒化膜上に，第２導電
型の第２の不純物を含む第１の半導体膜を形成する工程
と，前記第１の半導体膜上に第２の酸化膜を形成する工
程と，前記第２の酸化膜，および，前記第１の半導体膜
を，異方性エッチング法によりエッチングし，第１の開
口部を形成する工程と，前記第１の開口部下，および，
その近傍の前記窒化膜および前記第１の酸化膜をエッチ
ングし，前記第１の開口部の周囲であって前記基板と前
記第１の半導体膜の間にオ−バ−ハング部を形成する工
程と，全面に，前記オ−バ−ハング部を埋め込む第２の
半導体膜を形成する工程と，前記第１の半導体膜中の第
２の不純物を，熱拡散により，前記オ−バ−ハング部の
第２の半導体膜を通して前記基板中へ拡散させ，外部ベ
−ス領域およびリンク領域を形成する工程と，前記第２
の半導体膜をエッチングし，前記オ−バ−ハング部のみ
に前記第２の半導体膜を残存させる工程と，全面に，第
３の酸化膜を形成する工程と，前記第３の酸化膜に，前
記基板に達する第２の開口部を形成する工程と，前記第
２の開口部上に，第２導電型の第３の不純物を含む第３
の半導体膜を形成する工程と，前記第３の半導体膜中の
第３の不純物を，熱拡散により，前記第２の開口部を通
して前記基板中へ拡散させ，内部ベ−ス領域を形成する
工程と，前記第３の半導体膜に，第１導電型の第４の不
純物を注入する工程と，前記第３の半導体膜中の第４の
不純物を，熱拡散により，前記第２の開口部を通して前
記基板中へ拡散させ，前記内部ベ−ス領域中にエミッタ
領域を形成する工程とを具備することを特徴とするバイ
ポ−ラトランジスタの製造方法。1. A step of forming a first oxide film on a substrate containing a first impurity of a first conductivity type, a step of forming a nitride film on the first oxide film, and a step of forming a nitride film on the nitride film. A step of forming a first semiconductor film containing a second impurity of a second conductivity type, a step of forming a second oxide film on the first semiconductor film, the second oxide film, And a step of etching the first semiconductor film by an anisotropic etching method to form a first opening, below the first opening, and
Etching the nitride film and the first oxide film in the vicinity thereof to form an overhang portion around the first opening and between the substrate and the first semiconductor film. And a step of forming a second semiconductor film filling the overhang portion on the entire surface, and a second impurity in the first semiconductor film is thermally diffused to form the overhang portion. Diffusing into the substrate through the second semiconductor film to form an outer base region and a link region,
Etching the semiconductor film to leave the second semiconductor film only in the overhang portion, a step of forming a third oxide film on the entire surface, and a step of forming the third oxide film on the third oxide film. A step of forming a second opening reaching the substrate, and a step of forming a third impurity of a second conductivity type on the second opening.
Forming a semiconductor film, and diffusing a third impurity in the third semiconductor film into the substrate through the second opening by thermal diffusion to form an internal base region. A step of implanting a fourth impurity of the first conductivity type into the third semiconductor film, and a fourth impurity in the third semiconductor film through thermal diffusion through the second opening. And diffusing into the substrate to form an emitter region in the inner base region, a method of manufacturing a bipolar transistor.
に第１の酸化膜を形成する工程と，前記第１の酸化膜上
に窒化膜を形成する工程と，前記窒化膜上に，第２導電
型の第２の不純物を含む第１の半導体膜を形成する工程
と，前記第１の半導体膜を，異方性エッチング法により
エッチングし，第１の開口部を形成する工程と，全面
に，第２の酸化膜を形成する工程と，前記第１の開口部
下，および，その近傍の前記窒化膜および前記第１の酸
化膜をエッチングし，前記第１の開口部の周囲であって
前記基板と前記第１の半導体膜の間にオ−バ−ハング部
を形成する工程と，全面に，前記オ−バ−ハング部を埋
め込む第２の半導体膜を形成する工程と，前記第１の半
導体膜中の第２の不純物を，熱拡散により，前記オ−バ
−ハング部の第２の半導体膜を通して前記基板中へ拡散
させ，外部ベ−ス領域およびリンク領域を形成する工程
と，前記第２の半導体膜をエッチングし，前記オ−バ−
ハング部のみに前記第２の半導体膜を残存させる工程
と，全面に，第３の酸化膜を形成する工程と，前記第３
の酸化膜に，前記基板に達する第２の開口部を形成する
工程と，前記第２の開口部上に，第２導電型の第３の不
純物を含む第３の半導体膜を形成する工程と，前記第３
の半導体膜中の第３の不純物を，熱拡散により，前記第
２の開口部を通して前記基板中へ拡散させ，内部ベ−ス
領域を形成する工程と，前記第３の半導体膜に，第１導
電型の第４の不純物を注入する工程と，前記第３の半導
体膜中の第４の不純物を，熱拡散により，前記第２の開
口部を通して前記基板中へ拡散させ，前記内部ベ−ス領
域中にエミッタ領域を形成する工程とを具備することを
特徴とするバイポ−ラトランジスタの製造方法。2. A step of forming a first oxide film on a substrate containing a first impurity of a first conductivity type, a step of forming a nitride film on the first oxide film, and a step of forming a nitride film on the nitride film. A step of forming a first semiconductor film containing a second impurity of a second conductivity type, and a step of etching the first semiconductor film by an anisotropic etching method to form a first opening And a step of forming a second oxide film on the entire surface, and etching the nitride film and the first oxide film below and in the vicinity of the first opening to surround the first opening. A step of forming an overhang portion between the substrate and the first semiconductor film, and a step of forming a second semiconductor film filling the overhang portion over the entire surface, The second impurity in the first semiconductor film is removed by thermal diffusion into the second half of the overhang portion. Diffusing into the substrate through a conductor film to form an outer base region and a link region, and etching the second semiconductor film to form the overburden region.
A step of leaving the second semiconductor film only on the hang portion, a step of forming a third oxide film on the entire surface, and a step of forming the third oxide film on the entire surface.
Forming a second opening reaching the substrate in the oxide film, and forming a third semiconductor film containing a third impurity of the second conductivity type on the second opening. , The third
A third impurity in the semiconductor film is diffused into the substrate through the second opening by thermal diffusion to form an internal base region, and the third semiconductor film is provided with a first Implanting a conductivity-type fourth impurity, and diffusing the fourth impurity in the third semiconductor film into the substrate through the second opening by thermal diffusion, and the internal base. A step of forming an emitter region in the region, the method of manufacturing a bipolar transistor.
に第１の酸化膜を形成する工程と，前記第１の酸化膜上
に窒化膜を形成する工程と，前記窒化膜上に，第２導電
型の第２の不純物を含む第１の半導体膜を形成する工程
と，前記第１の半導体膜上に第２の酸化膜を形成する工
程と，前記第２の酸化膜，および，前記第１の半導体膜
を，異方性エッチング法によりエッチングし，第１の開
口部を形成する工程と，前記第１の開口部下，および，
その近傍の前記窒化膜および前記第１の酸化膜をエッチ
ングし，前記第１の開口部の周囲であって前記基板と前
記第１の半導体膜の間にオ−バ−ハング部を形成する工
程と，全面に，前記オ−バ−ハング部を埋め込む第２の
半導体膜を形成する工程と，前記第２の半導体膜中に，
第２導電型の第３の不純物を注入する工程と，前記第１
の半導体膜中の第２の不純物，および，前記第２の半導
体膜中の第３の不純物を，熱拡散により，前記基板中へ
拡散させ，外部ベ−ス領域およびリンク領域および内部
ベ−ス領域を形成する工程と，前記第２の半導体膜をエ
ッチングし，前記オ−バ−ハング部のみに前記第２の半
導体膜を残存させる工程と，全面に，第３の酸化膜を形
成する工程と，前記第３の酸化膜に，前記基板に達する
第２の開口部を形成する工程と，前記第２の開口部上
に，第３の半導体膜を形成する工程と，前記第３の半導
体膜に，第１導電型の第４の不純物を注入する工程と，
前記第３の半導体膜中の第４の不純物を，熱拡散によ
り，前記第２の開口部を通して前記基板中へ拡散させ，
前記内部ベ−ス領域中にエミッタ領域を形成する工程と
を具備することを特徴とするバイポ−ラトランジスタの
製造方法。3. A step of forming a first oxide film on a substrate containing a first impurity of a first conductivity type, a step of forming a nitride film on the first oxide film, and a step of forming a nitride film on the nitride film. A step of forming a first semiconductor film containing a second impurity of a second conductivity type, a step of forming a second oxide film on the first semiconductor film, the second oxide film, And a step of etching the first semiconductor film by an anisotropic etching method to form a first opening, below the first opening, and
Etching the nitride film and the first oxide film in the vicinity thereof to form an overhang portion around the first opening and between the substrate and the first semiconductor film. And a step of forming a second semiconductor film to fill the overhang portion on the entire surface, and in the second semiconductor film,
Implanting a third impurity of the second conductivity type, and
The second impurity in the semiconductor film and the third impurity in the second semiconductor film are diffused into the substrate by thermal diffusion to form an outer base region, a link region and an inner base. A step of forming a region, a step of etching the second semiconductor film to leave the second semiconductor film only in the overhang portion, and a step of forming a third oxide film on the entire surface A step of forming a second opening in the third oxide film that reaches the substrate, a step of forming a third semiconductor film on the second opening, and the third semiconductor Implanting a fourth impurity of the first conductivity type into the film,
Diffusing the fourth impurity in the third semiconductor film into the substrate through the second opening by thermal diffusion;
A step of forming an emitter region in the inner base region, the method of manufacturing a bipolar transistor.
の内側の前記第３の酸化膜上にサイドウォ−ルを形成し
た後，前記第３の酸化膜を異方性エッチング法によりエ
ッチングすることによって形成されることを特徴とする
請求項１又は３に記載のバイポ−ラトランジスタの製造
方法。4. The second opening has a sidewall formed on the third oxide film inside the first opening, and then the third oxide film is anisotropically etched. The method for manufacturing a bipolar transistor according to claim 1, wherein the bipolar transistor is formed by etching.
であり，前記第４の不純物は，ヒ素であることを特徴と
する請求項１又は２又は３に記載のバイポ−ラトランジ
スタの製造方法。5. The manufacture of a bipolar transistor according to claim 1, 2 or 3, wherein the second and third impurities are boron and the fourth impurity is arsenic. Method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/815,786 US5244533A (en) | 1991-01-07 | 1992-01-02 | Method of manufacturing bipolar transistor operated at high speed |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9691 | 1991-01-07 | ||
| JP3-96 | 1991-01-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0541389A true JPH0541389A (en) | 1993-02-19 |
| JP2554813B2 JP2554813B2 (en) | 1996-11-20 |
Family
ID=11464578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3343198A Expired - Fee Related JP2554813B2 (en) | 1991-01-07 | 1991-12-25 | Method for manufacturing high-speed bipolar transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2554813B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5488002A (en) * | 1993-09-10 | 1996-01-30 | Kabushiki Kaisha Toshiba | Method for manufacturing self-aligned bipolar transistors using double diffusion |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01198069A (en) * | 1988-02-03 | 1989-08-09 | Toshiba Corp | Bipolar transistor |
-
1991
- 1991-12-25 JP JP3343198A patent/JP2554813B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01198069A (en) * | 1988-02-03 | 1989-08-09 | Toshiba Corp | Bipolar transistor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5488002A (en) * | 1993-09-10 | 1996-01-30 | Kabushiki Kaisha Toshiba | Method for manufacturing self-aligned bipolar transistors using double diffusion |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2554813B2 (en) | 1996-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4431460A (en) | Method of producing shallow, narrow base bipolar transistor structures via dual implantations of selected polycrystalline layer | |
| US4839305A (en) | Method of making single polysilicon self-aligned transistor | |
| JP2860103B2 (en) | Semiconductor device manufacturing method | |
| US4418469A (en) | Method of simultaneously forming buried resistors and bipolar transistors by ion implantation | |
| JPH04112541A (en) | Manufacture of semiconductor device | |
| US6083798A (en) | Method of producing a metal oxide semiconductor device with raised source/drain | |
| JPH0646638B2 (en) | Vertical bipolar transistor and method of manufacturing the same | |
| JPH0812865B2 (en) | Bipolar transistor and manufacturing method thereof | |
| US5244533A (en) | Method of manufacturing bipolar transistor operated at high speed | |
| JPH09172176A (en) | Manufacture of mos device | |
| JP2554813B2 (en) | Method for manufacturing high-speed bipolar transistor | |
| JPH0648690B2 (en) | Method for manufacturing semiconductor device | |
| JPH0548110A (en) | Manufacture of semiconductor element | |
| JPS6410951B2 (en) | ||
| KR930011542B1 (en) | Manufacturing method of bipolar transistor | |
| JP3077638B2 (en) | Method for manufacturing semiconductor device | |
| KR0155796B1 (en) | Shallow junction transistor | |
| JP2546650B2 (en) | Method of manufacturing bipolar transistor | |
| JP2770762B2 (en) | Method for manufacturing semiconductor device | |
| JP2573303B2 (en) | Method for manufacturing semiconductor device | |
| JP2674568B2 (en) | Method for manufacturing semiconductor device | |
| JPH10335343A (en) | Method of manufacturing semiconductor device | |
| JPS61139057A (en) | Manufacture of semiconductor integrated circuit device | |
| JPH0458562A (en) | Mas transistor and manufacture thereof | |
| JP2000068282A (en) | Semiconductor device and manufacture thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070822 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090822 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 13 Free format text: PAYMENT UNTIL: 20090822 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100822 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100822 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 15 Free format text: PAYMENT UNTIL: 20110822 |
|
| LAPS | Cancellation because of no payment of annual fees |