JPH0535923A - パターン識別回路 - Google Patents

Abstract

(57)【要約】 【目的】回路規模が小形で、数字、仮名から漢字までの
読取り、あるいは連続音声の認識などにおいて、極めて
高速かつ実用的な速度で識別処理することのできるパタ
ーン識別回路を提供する。 【構成】内部ラッチ回路６にラッチした入力パターンと
内部ラッチ回路４にラッチした標準パターンとの積和演
算を積和回路９にて実行し、その演算結果をフローティ
ング回路１０でフローティング処理し、その処理結果を
類似度の大きさの順にソーティング回路１１にてソーテ
ィング処理をし、そのソーティング結果を必要に応じて
読出し、外部へ出力可能とし、これらの機能をワンチッ
プＬＳＩ１に実装する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、文字、図形、音声など
の認識装置において、文字、図形、音声などのパターン
を識別するパターン識別回路に関する。

【０００２】

【従来の技術】従来の認識装置においては、種々の入力
手段によって検出された入力パターンをパターン識別回
路に供給する。パターン識別回路では、予め用意した標
準パターンと類似性、相違度などカテゴリ分割のための
演算を行ない、最も入力パターンに近い標準パターンの
カテゴリを識別結果とするものである。

【０００３】このようなパターン識別回路において、上
記したような演算を行なわしめるためには、入力パター
ンと標準パターンとの積和演算などを高速に行なう必要
がある。これらを実現するため、従来はディスクリート
な論理回路、あるいはＲＯＭテーブルなどを用いて具体
化していた。これらの処理は、読取り対象が数字、仮名
のレベルに於いては処理回数が少ないので、実用に耐え
られる処理速度を実現できていた。

【０００４】しかしながら、読取対象の多様化、例えば
漢字のフルセット（第１水準）を読取ろうとする場合、
あるいは連続音声を認識する場合などにおいては、上記
したパターン識別回路を並列に設置するなどして、非常
に複雑、高価格、低信頼性の回路とならざるを得なかっ
た。

【０００５】また、漢字などのようにデータ精度（次元
数など）の高いものに対しては、フローティング処理が
入らなかったため、類似度演算結果が正規化されず、ソ
ーティング処理が低速で回路規模が大きくなるなどの問
題をもっていた。

【０００６】さらに、ソーティング回路は独立した回路
となっているため、回路規模が大きく、高価格であっ
た。また、ホストＣＰＵでソーティングを行なう場合
は、類似度演算の並列化が限定され、処理速度が遅くな
るなどの問題があった。

【０００７】

【発明が解決しようとする課題】従来は、前述したよう
に類似度計算のための各種演算は、ディスクリートな回
路、またはＲＯＭ回路によるテーブル検索等によるもの
で、単一の回路であってもその規模が大きく、高価な回
路となっている。さらに、英数字、仮名の読取りから漢
字への読取要求が増すにつれ、入力パターン精度が数倍
になり、現状では実用的な処理スピードを実現すること
が困難という問題があった。

【０００８】そこで、本発明は、回路規模が小形で、数
字、仮名から漢字までの読取り、あるいは連続音声の認
識などにおいて、極めて高速かつ実用的な速度で識別処
理することのできるパターン識別回路を提供することを
目的とする。

【０００９】

【課題を解決するための手段】第１の発明に係るパター
ン識別回路は、入力パターンとあらかじめ用意された標
準パターンを入力する入力手段と、この入力手段で入力
された入力パターンと標準パターンとの類似度演算を行
なう演算手段と、この演算手段の演算結果について、標
準パターンのカテゴリごとにあらかじめ決められた個数
の中で類似度の大きさの順にソーティングするソーティ
ング手段と、このソーティング手段のソーティング結果
を必要に応じて読出し、外部へ出力する出力手段とを具
備し、前記各手段をワンチップＬＳＩに実装してなるこ
とを特徴としている。

【００１０】第２の発明に係るパターン識別回路は、入
力パターンとあらかじめ用意された標準パターンを入力
する入力手段と、この入力手段で入力された入力パター
ンと標準パターンとの類似度演算を行なう演算手段と、
この演算手段の演算結果をフローティング処理するフロ
ーティング手段と、このフローティング手段の処理結果
について、標準パターンのカテゴリごとにあらかじめ決
められた個数の中で類似度の大きさの順にソーティング
するソーティング手段と、このソーティング手段のソー
ティング結果を必要に応じて読出し、外部へ出力する出
力手段とを具備し、前記各手段をワンチップＬＳＩに実
装してなることを特徴としている。

【００１１】第３の発明に係るパターン識別回路は、入
力パターンとあらかじめ用意された標準パターンを入力
する入力手段と、この入力手段で入力された１つの入力
パターンに対して複数の標準パターンとの類似度演算を
並列に行なう演算手段と、この演算手段の演算結果につ
いて、標準パターンのカテゴリごとにあらかじめ決めら
れた個数の中で類似度の大きさの順にソーティングする
ソーティング手段と、このソーティング手段のソーティ
ング結果を必要に応じて読出し、外部へ出力する出力手
段とを具備し、前記各手段をワンチップＬＳＩに実装し
てなることを特徴としている。

【００１２】第４の発明に係るパターン識別回路は、入
力パターンとあらかじめ用意された標準パターンを入力
する入力手段と、この入力手段で入力された複数の入力
パターンと複数の標準パターンを入力として、それぞれ
の複数個数の積の分の類似度演算を並列に行なう演算手
段と、この演算手段の演算結果について、標準パターン
のカテゴリごとにあらかじめ決められた個数の中で類似
度の大きさの順にソーティングするソーティング手段
と、このソーティング手段の入力パターン毎のソーティ
ング結果を必要に応じて読出し、外部へ出力する出力手
段とを具備し、前記各手段をワンチップＬＳＩに実装し
てなることを特徴としている。

【００１３】第５の発明に係るパターン識別回路は、入
力パターンとあらかじめ用意された標準パターンを入力
する入力手段と、この入力手段で入力された入力パター
ンと標準パターンとの積和演算を行なう積和演算手段
と、この積和演算手段の演算結果を入力として、予め用
意された特徴ベクトル毎に自乗和演算を行う自乗和演算
手段と、この自乗和演算手段の演算結果をフローティン
グ処理するフローティング手段と、このフローティング
手段の処理結果について、標準パターンのカテゴリごと
にあらかじめ決められた個数の中で類似度の大きさの順
にソーティングするソーティング手段と、このソーティ
ング手段のソーティング結果を必要に応じて読出し、外
部へ出力する出力手段とを具備し、前記各手段をワンチ
ップＬＳＩに実装してなることを特徴としている。

【００１４】

【作用】第１の発明に係るパターン識別回路は、入力パ
ターンと標準パターンとの間で類似度演算を行ない、そ
の演算結果について標準パターンのカテゴリごとにあら
かじめ決められた個数の中で類似度の大きさの順にソー
ティングし、そのソーティング結果を必要に応じて読出
し、外部へ出力可能とし、これらの機能をワンチップＬ
ＳＩに実装する。

【００１５】第２の発明に係るパターン識別回路は、入
力パターンと標準パターンとの間で類似度演算を行な
い、その演算結果をフローティング処理し、その処理結
果について標準パターンのカテゴリごとにあらかじめ決
められた個数の中で類似度の大きさの順にソーティング
し、そのソーティング結果を必要に応じて読出し、外部
へ出力可能とし、これらの機能をワンチップＬＳＩに実
装する。

【００１６】第３の発明に係るパターン識別回路は、１
つの入力パターンについて複数の標準パターンとの間で
類似度演算を並列して行ない、その演算結果について標
準パターンのカテゴリごとにあらかじめ決められた個数
の中で類似度の大きさの順にソーティングし、そのソー
ティング結果を必要に応じて読出し、外部へ出力可能と
し、これらの機能をワンチップＬＳＩに実装する。

【００１７】第４の発明に係るパターン識別回路は、複
数の入力パターンと複数の標準パターンをそれぞれ並列
化し、類似度演算を入力パターンの並列度と標準パター
ンの並列度の積の分だけ並列して行ない、その演算結果
について標準パターンのカテゴリごとにあらかじめ決め
られた個数の中で類似度の大きさの順にソーティング
し、その入力パターン毎のソーティング結果を必要に応
じて読出し、外部へ出力可能とし、これらの機能をワン
チップＬＳＩに実装する。

【００１８】第５の発明に係るパターン識別回路は、入
力パターンと標準パターンとの間で積和演算を行ない、
その演算結果を入力として予め用意された特徴ベクトル
毎に自乗和演算を行ない、その自乗和演算結果をフロー
ティング処理し、その処理結果について標準パターンの
カテゴリごとにあらかじめ決められた個数の中で類似度
の大きさの順にソーティングし、そのソーティング結果
を必要に応じて読出し、外部へ出力可能とし、これらの
機能をワンチップＬＳＩに実装する。

【００１９】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。まず、第１実施例について説明する。

【００２０】図１は、第１実施例に係るパターン識別回
路の構成を概略的に示すもので、このパターン識別回路
は１チップＬＳＩに実装されている。すなわち、１チッ
プＬＳＩ１は、図示しないホストＣＰＵに接続されるイ
ンターフェイス部２と、類似度計算の次元数などの規定
動作の制御を行なうタイミング制御部３と、図示しない
外部記憶回路からの標準パターンをセーブする内部ラッ
チ回路４と、インターフェイス部２を介して入力される
入力パターンを記憶する内部メモリ５と、内部メモリ５
の出力をセーブする内部ラッチ回路６と、インターフェ
イス部２およびタイミング制御部３からの信号の切換え
を行なう信号切換回路７と、内部メモリ５のアドレスを
生成するアドレス生成カウンタ８と、内部ラッチ回路４
にセーブされた標準パターンおよび内部ラッチ回路６に
セーブされた入力パターンが入力され、両パターンの間
で積和演算を行なう積和回路９と、積和回路９の積和演
算結果にフローティング処理を行なうフローティング回
路１０と、フローティング回路１０の処理結果につい
て、標準パターンのカテゴリごとにあらかじめ決められ
た個数の中で類似度の大きさの順にソーティングするソ
ーティング回路１１とで構成されている。次に、このよ
うな構成において動作を説明する。

【００２１】まず、図示しないホストＣＰＵは、タイミ
ング制御部３が類似度計算の次元数などの規定動作を行
なわしめる定数のセット等を行なった後に内部演算開始
信号を出力する。１チップＬＳＩ１は、この内部演算開
始信号を受信すると、外部基本タイミング信号ＣＰによ
って同期する図示しない外部の標準パターン記憶回路か
らの標準パターンＲＥＦ１を受信する。この標準パター
ンＲＥＦ１は、タイミング制御部３が生成するタイミン
グ信号Ｔ１によって内部ラッチ回路４にセーブされる。
なお、タイミング信号Ｔ１は、外部の標準パターン記憶
回路のアドレスインクリメントのための同期信号として
も用いられる。

【００２２】一方、入力パターンを記憶する内部メモリ
５の出力は、内部ラッチ回路６にセーブされる。同時
に、タイミング制御部３は、演算モードにセットされた
制御信号を信号切換回路７を介してアドレス生成カウン
タ８のアップ入力端子に出力する。制御信号を入力され
たアドレス生成カウンタ８は、内部メモリ５へ次のアド
レスを生成する。内部メモリ５には、予め新たに識別対
象となる入力パターンがインターフェイス部２を介して
入力される。また、そのアドレスは、タイミング制御部
３の制御信号により信号切換回路７を入力動作モードと
して、アドレス生成カウンタ８による初期化とアドレス
インクリメントで行なわれる。

【００２３】内部メモリ５への入力パターンの書込み
は、標準パターンＲＥＦ１と同一フォーマットで、アド
レス生成カウンタ８による初期番地「０」より書込まれ
る。すなわち、標準パターンＲＥＦ１とそのアドレス制
御信号は、入力パターンの識別サブセットの先頭番地を
アドレスすると同時にタイミング制御部３のタイミング
信号Ｔ１によって同期的にインクリメントし、標準パタ
ーンＲＥＦ１は内部ラッチ回路４に、入力パターンは内
部ラッチ回路６に、それぞれ並列的に入力されることに
なる。

【００２４】このようにして用意された入力パターンと
標準パターンＲＥＦ１は、積和回路９に送られる。積和
回路９は、タイミング制御部３から標準パターンＲＥＦ
１のカテゴリ毎に発生する積和初期化信号ＴＣによって
「０」にクリアされた後、図２に示すように、タイミン
グ制御部３から発生するタイミング信号Ｔ１よりも１相
遅れのタイミング信号Ｔ２によって積和演算を実行し、
１標準パターン毎の入力パターンとの積和をフローティ
ング回路１０に出力する。このとき、タイミング制御部
３は、積和回路９を初期化する積和初期化信号ＴＣを出
力するとともに、入力パターンのアドレスを初期化する
信号ＴＨを生成する。この生成された信号ＴＨは、信号
切換回路７を介してアドレス生成カウンタ８のクリア端
子に入力され、内部メモリ５のアドレスを「０」にす
る。

【００２５】図３は、フローティング回路１０の構成を
示すものである。すなわち、積和回路９の出力をセット
するシフトレジスタ２１と、フローティング処理におけ
る指数部カウンタ２２と、シフトレジスタ２１の最上位
ビット出力と指数部カウンタ２２のキャリ出力が入力さ
れるオアゲート２３と、タイミング制御部３からのタイ
ミング信号Ｔ３がインバータ２４を介して入力されると
ともに、オアゲート２３の出力が入力されるナンドゲー
ト２５と、指数部カウンタ２２の出力を反転させて指数
データとするインバータ２６と、シフトレジスタ２１の
出力をラッチするラッチレジスタ２７とで構成されてい
る。

【００２６】このような構成において、フローティング
回路１０の動作を説明する。積和回路９の出力データ
は、シフトレジスタ２１にタイミング制御部３からのロ
ードタイミング信号Ｔ３１によってセットされる。同時
に、フローティング処理における指数部カウンタ２２が
インシャライズされる。

【００２７】タイミング制御部３は、積和回路９の出力
データがシフトレジスタ２１へセットされた後、連続し
た１６個のパルスのタイミング信号Ｔ３を出力する。指
数部カウンタ２２のキャリ出力、またはシフトレジスタ
２１のＭＳＢ出力が「１」の場合にオアゲート２３の出
力を「０」としてナンドゲート２５を閉じ、指数部カウ
ンタ２２のイネーブル入力を「０」として動作停止に至
らしむ。指数部カウンタ２２の出力によるシフト停止
は、シフトレジスタ２１への初期入力（インテジャ）の
値が極めて小さい場合のシフト動作上限を決めるもので
あり、シフトレジスタ２１の初期入力時に上位１５ビッ
トが「０」であった場合以上の小ささに相当する。ま
た、シフトレジスタ２１のＭＳＢが「１」となる場合
は、シフト動作により桁上りの外、初期入力時の最上位
ビット「１」、つまり最大入力値に近い値がシフトレジ
スタ２１の入力となった場合である。

【００２８】一般的には、初期入力時のシフトレジスタ
２１の最上位連続する「０」ビット数の分だけシフト動
作し、そのシフト数を指数部データとする。シフト動作
の上限は、タイミング信号Ｔ３が１６個のパルスを出力
し、フローティングの基本的動作を終了したときであ
る。指数部カウンタ２２の出力は、インバータ２６によ
って反転させて指数データとする。そして、シフトレジ
スタ２１の上位１２ビットは、ラッチレジスタ２７に転
送（タイミング信号Ｔ３の入力中は、この転送動作を常
時行なう）されており、このラッチデータを仮数部とし
てソーティング回路１１にデータ出力する。この結果、
類似度計算の精度、すなわち、入力パターンと標準パタ
ーンの一致の程度によらず正規化されたデータがソーテ
ィング回路１１に入力される。

【００２９】図４は、上記シフト動作時における具体的
データに対応する処理結果の一例を示すものである。す
なわち、たとえば積和入力データ「０４Ｆ６２Ｃ」をシ
フトレジスタ２１の入力として、上位の連続する「０」
ビット分をカウントし、かつ左シフトすることによっ
て、指数部カウンタ２２の値を「１」の補数表現に直
し、シフトレジスタ２１の上位１２ビットを出力するこ
とで、出力「Ａ９ＥＣ」のフローティングデータを得
る。

【００３０】次に、図５に示すフローチャートを参照し
て、ソーティング回路１１における処理を説明する。ま
ず、フローティング処理におけるデータ出力可能状態を
示すためのステータス信号ＢＦＬＯを待機し、ＢＦＬＯ
が入力されたら候補レジスタ（アキュムレータ）ＡＲを
「０」とし、積和回路９からの類似度値ＳＩＭ、同じく
当該カテゴリの文字コードＣＨを、それぞれの内部レジ
スタに取込む。また、ソーティング回路１１が動作中で
あることを明らかにするＢＵＳＹ信号を「１」とする。

【００３１】図示しないホストＣＰＵより予め与えられ
たソーティング候補数コード「０〜３」によって４つの
分岐が発生する。最大ソーティング候補数コードである
ＬＳＮＯ＝３の時には、次の処理ステップに動作を進
め、レジスタＲＡに［ＡＲ＋７］をロードする。初期状
態においては、類似度の候補レジスタは全て値を「０」
に初期化されている。したがって、レジスタＬのＬ
（０）〜Ｌ（１５）は初期値「０」である。この状態
で、内部レジスタの類似度値ＳＩＭとＬ（ＡＲ＋７）＝
Ｌ（７）が比較され、その結果、内部レジスタの類似度
値ＳＩＭの方が小さければ、候補レジスタＡＲに［ＡＲ
＋８］をロードする。つまり、この状態で、全体候補レ
ジスタ１６個の内、後半の８個以内にあることが認めら
れたことになり、候補レジスタＡＲの値を８つ加算する
結果となる。ただし、今は初期状態、つまり全ての候補
レジスタの内容は「０」であるので、内部レジスタの類
似度値ＳＩＭのデータが大であると比較判定され、候補
レジスタＡＲのデータはそのまま「０」の値がセーブさ
れることになり、結果として前半の８個以内の順序にあ
ると判定される。

【００３２】同様にして、このような比較動作を
「４」、「２」、「１」の加算データについて実施する
ことにより、全体の候補の中のどの位置に新たな内部レ
ジスタの値を挿入するかを判定する。もちろん、初期化
直後の状態で最初の類似度値ＳＩＭは、候補レジスタＡ
Ｒ＝０のレジスタに類似度値ＳＩＭが挿入され、以下の
候補レジスタＡＲは、順次繰り下げ動作を行なうことに
よって、類似度入力の候補がその大きさ順にソーティン
グされるものである。

【００３３】なお、ソーティングされる結果について
は、レジスタとして類似度値ＳＩＭとそれに従属する文
字コードＣＨも同様に設けられた別の候補レジスタに類
似度値ＳＩＭ候補に同期、並列してソーティング動作を
行なうものである。

【００３４】また、前述した予め決められたソーティン
グ候補数ＬＳＮＯ＝０の場合は、類似度の候補レジスタ
ＡＲ＝０、つまりＬ（０）と類似度値ＳＩＭが比較され
る。ソーティング候補数ＬＳＮＯ＝１の場合は候補レジ
スタＡＲ＝１、ＬＳＮＯ＝２の場合は候補レジスタＡＲ
＝３から始め、後述する比較回路を用いた前述動作によ
って１５候補のアドレス、つまり４ビットの各ビットに
おける大小判定で２分割動作を繰り返し、候補数コード
が小さければ最小の場合で１回の比較動作で済むことに
なる。

【００３５】図５において、左側に線引きしたＳＭＳ０
〜６の表記は、各セクションにおける処理範囲を明らか
にするもので、各々のステップから独立連続したシーケ
ンスとなっている。

【００３６】図６は、ソーティング処理におけるその制
御シーケンス論理回路を示すものである。すなわち、図
示しないホストＣＰＵから入力されるソーティング候補
数コードが、ロード信号ＬＳＮＯによってレジスタ４０
にロードされる。また、ソーティングの初期状態セット
として、タイミング制御部３からの初期化信号ＩＮＴが
入力されることにより、動作シーケンスの各フェーズを
コントロールするフリップフロップ３１〜３６は全て
「０」にクリアされ、フリップフロップ３０のみが
「１」にセットされる。フリップフロップ３０〜３６
は、常時ソーティング回路１１に入力されるタイミング
信号ＣＰによってデータ入力の状態をラッチするように
接続されている。

【００３７】フリップフロップ３０のＱ出力は、ステー
タス信号ＢＦＬＯがインバータ４４を介してゲート４５
に入力されることにより、ゲート４５を介してフリップ
フロップ３１に入力される。このフェーズに入ると、図
５のＳＭＳ０はフリップフロップ３０を反転させ、Ｑ出
力を「０」とする。これはクロック信号ＣＰによって動
作する。これで図５のフェーズＳＭＳ１に入り、所定の
動作としての類似度値ＳＩＭ、文字コードＣＨを対応す
るレジスタにセーブする。

【００３８】次のフェーズは、レジスタ４０にロードさ
れているソーティング候補数コードをデコーダ４６に入
力し、その値が「０」から「３」までに応じてフリップ
フロップ３２〜３５までのいずれかにゲートを介して入
力される。

【００３９】デコーダ４６の出力値が「０」の場合、フ
ェーズはフリップフロップ３２にインバータ４７を介し
てデータ入力「１」を出力し、クロック信号ＣＰに同期
してフリップフロップ３２のみＱ出力を「１」とする。
この信号は、ゲート４８を介してフリップフロップ３３
へデータ入力、またゲート４９を介してフリップフロッ
プ３４のデータ入力され、そしてゲート５０を介してフ
リップフロップ３５のデータ入力と、フリップフロップ
の状態遷移を行なう。また、デコーダ４６の出力値が
「３」の場合、ゲート５０を介してフリップフロップ３
１からフリップフロップ３５のデータ入力となり、フリ
ップフロップ３２，３３，３４はジャンプされて、フリ
ップフロップ３５に入ることになる。

【００４０】このように、ソーティング候補数コードに
よってシーケンスが変わるが、最初と最後は必ずフェー
ズを構成する。この最後のフェーズは、図７で説明する
挿入タイミングの生成と再度入力（次の類似度入力）に
備えて、フェーズをフリップフロップ３０に戻すべく動
作する。

【００４１】これまでの動作は、シーケンス制御を説明
するものであったが、この動作を理解した上で、新たな
入力を１５候補のどこに挿入するかを決めるアドレスレ
ジスタ５１の決定が必要である。

【００４２】フェーズのフリップフロップ３２〜３５ま
での４つのフリップフロップは、それぞれ重みを
「８」，「４」，「２」，「１」と付けられ、オアゲー
ト５２，５３，５４，５５を介してアドレスレジスタ５
１の入力となる。アドレスレジスタ５１にセットするか
否かは、後述する比較回路出力５６が入力され、アンド
ゲート５７を介してクロック信号ＣＰに同期してデータ
ロードされることで行なわれる。シーケンサの比較演算
に係る４つのフェーズは、オアゲート５８を介してアン
ドゲート５７に入力され、この４つのフェーズ期間であ
ることを明らかにする。また、オアゲート５２，５３，
５４，５５の入力には、アドレスレジスタ５１の出力が
フィードバックされ、目的とする挿入アドレスが比較回
路出力５６の状態に合わせて累積加算される。アドレス
レジスタ５１の出力は、コード変換のためＲＯＭ５９の
アドレス入力に入り、１５候補の候補レジスタのそれぞ
れの動作モードを特定するデータを出力する。

【００４３】なお、オアゲート５２，５３，５４，５５
からの出力は、デコーダ６０に入力され、比較回路の類
似度入力に対するもう一方の候補レジスタのアドレスを
指定し、比較回路の一方の入力となるよう後述するゲー
ト回路を動作させる。

【００４４】図７は、前述した候補レジスタ群に対する
新たな類似度値ＳＩＭまたは文字コードＣＨの入力に対
する各レジスタの上位入力モード、入力不可、そして挿
入モードの３つの動作モードを特定する例を示すもので
ある。なお、ＲＯＭ５９の出力は、正論理出力と負論理
出力の２つが用意され、候補レジスタの数、この例では
１５候補にそれぞれ対応する。すなわち、類似度値ＳＩ
Ｍの入力がＡＲ＝５という結果であった場合、候補
「０」を最上位類似度として、新たな類似度値ＳＩＭの
入力が候補「４」の直下、または等しかった場合、候補
「５」以下の候補を上位入力とし、候補「５」に新類似
度値ＳＩＭの入力並びに文字コードＣＨを挿入する。

【００４５】この状態を示す論理出力は、候補「０」よ
り「４」までは「１」、候補「５」以降は「０」とす
る。また、上位からの「１」シフト入力をもって右に１
ビットシフトしたコードを生成する。ここで、ＲＯＭ５
９の出力「１」の候補入力に対しては、候補レジスタへ
のロードタイミングを入力禁止にし、「０」であった場
合にのみ入力データをロードするものとする。入力デー
タロードの選択は、新類似度値ＳＩＭの入力としての挿
入動作と上位候補のダウンロードとがある。

【００４６】ＲＯＭ５９の負論理出力は、先の候補レジ
スタのロードタイミング制御に対し右に１ビットシフト
した候補アドレスの候補レジスタへの入力制御を行なう
ことによって、その出力「１」は類似度値ＳＩＭの入力
であり、論理「０」は上位候補入力が選択され、候補
「５」の入力に類似度値ＳＩＭの入力、候補「６」以上
が上位シフト入力となる。結果として、候補「５」に類
似度値ＳＩＭが挿入されることになる。

【００４７】図８は、ソーティング処理挿入論理回路を
示すものである。すなわち、図６のデコーダ回路６０の
出力６１，６２，６３，６４はトライステート出力ゲー
ト回路７５，７６，７７，７８に入力され、候補レジス
タ７９，８０，８１，８２の出力を制御し、共通内部バ
ス８３へ唯一の類似度値ＳＩＭの候補を出力し、この共
通内部バス８３のデータが比較回路７４の一方の入力Ｂ
側に入力される。比較回路７４の他方の入力Ａ側には、
レジスタ８６の出力が入力され、このレジスタ８６には
類似度値ＳＩＭが制御同期信号ＬＤＳＭに同期してラッ
チされる。この時、レジスタ８７には文字コードＣＨが
ラッチされる。そして、レジスタ８６の出力は、最大類
似度値をセーブするレジスタ７９に入力され、このレジ
スタ７９の出力はトライステートゲート８９を介して次
大類似度値をセーブするレジスタ８０に入力される。ま
た、レジスタ８６の出力はトライステートゲート９０に
も入力され、このトライステートゲート９０の出力はト
ライステートゲート８９の出力とワイヤードオア接続さ
れている。つまり、レジスタ８０は、トライステートゲ
ート８９，９０によって入力を制御されるものであり、
トライステートゲート８９が選択されれば上位レジスタ
７９の出力が入力されることになり、トライステートゲ
ート９０が選択されればレジスタ８６の出力が入力され
ることになる。ここで、トライステートゲート８９，９
０の選択制御は、ＲＯＭ５９の出力信号７０によって行
なわれ、論理「０」であればレジスタ８０は上位候補レ
ジスタ７９の出力を入力し、論理「１」であればレジス
タ８６の出力を入力とする。

【００４８】レジスタ７９，８０，８１，８２の入力同
期タイミングは、ＲＯＭ５９の出力７０，７１，７２，
７３を反転した信号と、フリップフロップ３６の出力信
号と、クロック信号Ｔとが入力されるアンドゲート９
１，９２，９３，９４の出力によって制御される。こう
して、レジスタ７９，８０，８１，８２は、レジスタ８
６にラッチされた類似度値ＳＩＭの挿入、あるいは上位
シフト入力が実行される。また、挿入位置より上位のレ
ジスタには、同期信号が入力されないので、挿入位置よ
り上位のレジスタはデータ内容の変化を受けることがな
い。

【００４９】これらの回路は、レジスタ７９を最上位類
似度値セーブ用とし、１４位レジスタセーブ用としたレ
ジスタ８２まで用意され、それぞれにトライステートゲ
ート９５，９６、またはトライステートゲート９７，９
８などのデータ選択回路をもって類似度値ＳＩＭの入力
ソーティングが行なわれる。

【００５０】なお、比較回路７４の入力選択は、挿入、
上位シフト入力に先立つ新たな類似度値ＳＩＭ入力の挿
入位置決定に供する図６のアドレス制御シーケンスに関
係する。つまり、図６のデコーダ６０の出力６１，６
２，６３，６４がトライステートゲート７５，７６，７
７，７８に入力されることにより、レジスタ７９，８
０，８１，８２のデータ出力が選択制御されてバス８３
に出力される。ここで選択された唯一候補レジスタのデ
ータ出力が比較回路７４のＢ側入力となる。比較回路７
４の出力５６は、新類似度値ＳＩＭの値がバス８３に選
択された候補レジスタの値よりも大きい場合、信号
「０」を出力する。

【００５１】これまでの動作説明は、レジスタ８６にラ
ッチされた類似度値ＳＩＭの挿入、上位シフト入力動作
であるが、この他に当該類似度値ＳＩＭに従属する文字
コードＣＨがある。

【００５２】前述した如く文字コードＣＨは、積和回路
９によって標準パターンメモリに書込まれたデータが一
時的にレジスタ８７にセーブされ、類似度値ＳＩＭと同
時にソーティングされなければならない。したがって、
ＲＯＭ５９の出力７０，７１，７２，７３は、前記候補
レジスタ７９，８０，８１，８２の制御と同様に動作す
る。つまり、レジスタ８０へのレジスタ８６のデータ挿
入にあっては、ゲート８９は閉じ、ゲート９０は開き、
アンドゲート９２のゲートは活性化し、ロードタイミン
グを生成する。以降のレジスタ８１に対しては、その反
対の制御が行なわれ、以降のレジスタ８２まで上位レジ
スタ入力となるが、文字コードＣＨの場合も文字の候補
レジスタのための制御が同様にして行なわれる。

【００５３】ソーティングされた類似度候補は、図６の
図示されないホストＣＰＵからの読取アドレス６６によ
ってアクセスされ、デコーダ６０を駆動してダイレクト
に候補レジスタ７９，８０，８１，８２の内容を内部バ
ス８３に出力し、バス９９およびゲート１００を介して
外部へ出力する。もちろん、ソーティングの動作が全て
終了した場合に可能となるもので、図６のフリップフロ
ップ３０のＱ出力ならびにステータス信号ＢＦＬＯをオ
アゲート６７を介した出力ＳＢＹＯを図示しないホスト
ＣＰＵがチェックすることにより、読出し動作に入る。

【００５４】この時、文字コードＣＨの候補レジスタ１
０１，１０２，１０３，１０４の値も、同様に図６の図
示されないホストＣＰＵからの読取アドレス６６によっ
てアクセスされ、デコーダ６０を駆動してダイレクトに
候補レジスタ１０１，１０２，１０３，１０４の内容を
内部バス１０５に出力し、ゲート１０６を介して外部に
出力される。

【００５５】以上説明したように第１実施例によれば、
入力パターンを供給し、予め用意された外部メモリの標
準パターンを入力源として、類似度計算を高速、かつ小
形な回路で実現できる。また、漢字認識における入力パ
ターンの次元数増に対しても、極めて高速かつ実用的な
速度の文字識別回路を実現することができる。さらに、
１チップＬＳＩ内部にソーティング回路が挿入されてい
るので、ホストＣＰＵは本回路に対し常時監視の必要が
なく、全ての演算終了時に結果のみを読出しすればよ
く、本回路を並列化することによって漢字のように多字
種のものでも高速読取りが可能となる。次に、第２実施
例について説明する。

【００５６】図９は、第２実施例に係るパターン識別回
路の構成を概略的に示すもので、図１と同一部分には同
一符号を付してその説明は省略し、異なる部分について
のみ説明する。この第２実施例の第１実施例と異なる点
は、１つの入力パターンについて複数の標準パターンと
の間で類似度演算を並列に行ない、その各演算結果をそ
れぞれフローティング処理し、その各処理結果をまとめ
てソーティング処理するようにした点にある。そのため
に、図９に示すように、もう１つの標準パターンをセー
ブする内部ラッチ回路２０１、内部ラッチ回路２０１に
セーブされた標準パターンおよび内部ラッチ回路６にセ
ーブされた入力パターンが入力され、両パターンの間で
積和演算を行なう積和回路２０２、積和回路２０２の積
和演算結果にフローティング処理を行なうフローティン
グ回路２０３が追加されている。

【００５７】すなわち、内部ラッチ回路４、積和回路
９、およびフローティング回路１０と同様にして、同じ
タイミングによって異なった第２の標準パターンＲＥＦ
２を内部ラッチ回路２０１にセーブし、同一入力パター
ンをラッチした内部ラッチ回路６の出力との間で異なる
積和回路２０２の入力とすることによって、１つの入力
パターンに対し複数の標準パターンとの間で積和計算を
並列に実行する。これらの並列化は、フローティング回
路２０３までの処理を行ない、ソーティング処理は同一
のソーティング回路１１によって行なう。このため、フ
ローティング処理結果の出力は、後述するチェーン制御
回路のチェーン制御による出力制御を用いている。

【００５８】さらに詳細に説明すると、類似度計算の最
終出力は、フローティング回路１０，２０３にあり、こ
れらはソーティング回路１１に接合されている。接合情
報は、フローティング回路１０，２０３からの出力とし
て、類似度値ＳＩＭと、そのカテゴリを示す文字コード
ＣＨをデータとして出力する。この出力データは、バス
２０４を介してソーティング回路１１に入力される。ソ
ーティング回路１１は、後述する出力許可信号ＯＥを各
フローティング回路１０，２０３に出力し、最初にチェ
ーン入力が論理「１」になっているフローティング回路
１０の出力、そしてフローティング回路２０３の出力が
データバス２０４を介してソーティング入力となる。

【００５９】図１０は、フローティング回路１０，２０
３の構成を示すもので、図３の回路に文字コードＣＨを
ラッチするラッチレジスタ２０５が追加された構成とな
っている。

【００６０】図１１は、チェーン制御回路の構成を示す
もので、以下詳細に説明する。すなわち、フローティン
グ回路１０の出力である類似度値ＳＩＭおよび文字コー
ドＣＨ、すなわち、図１０におけるラッチレジスタ２
７，２０５の出力２７Ａ，２０５Ａは、タイミング信号
Ｔ３２のタイミングでそれぞれラッチ回路２２３，２２
４にラッチされる。ラッチ回路２２３，２２４にラッチ
された類似度値ＳＩＭ、文字コードＣＨは、トライステ
ートバッファ２２１を介してデータバス２０４に出力さ
れる。上記トライステートバッファ２２１を制御するこ
とにより、各計算回路の結果を順番にデータバス２０４
に出力し、ソーティング回路１１に入力する。このトラ
イステートバッファ２２１の制御は、内部出力制御用の
フリップフロップ２２２と、チェーン入力信号ＣＩによ
ってなされる。フリップフロップ２２２は、インバータ
２２５、ナンドゲート２２６、ノアゲート２２７を介し
て入力されるタイミング信号Ｔ３２によって反転動作す
る。タイミング信号Ｔ３２は、図２に示すように、フロ
ーティング処理のためのタイミング信号Ｔ３が出力され
た直後にタイミング制御部３によって生成される。

【００６１】また、フリップフロップ２２２は、初期化
信号ＩＮＴによって初期化される。したがって、タイミ
ング信号Ｔ３２の入力によって、フリップフロップ２２
２のＱ１（セット）側の出力は「１」となり、ソーティ
ング回路１１からの出力許可信号ＯＥがインバータ２２
９を介して入力されると、ナンドゲート２２８は、チェ
ーン入力信号ＣＩが「１」であれば、出力許可信号ＯＥ
の負の期間、トライステートバッファ２２１をアクティ
ブとし、データバス２０４に類似度値ＳＩＭ、文字コー
ドＣＨのデータを出力する。

【００６２】また、これに先立ち、フローティング処理
結果がラッチ回路２２３，２２４に取り込まれたこと
で、ソーティング回路１１にその状態を知らしむるステ
ータス信号ＢＦＬＯが必要である。これは、フリップフ
ロップ２２２のＱ２（リセット）側の出力を、トライス
テートゲート２３１を介してステータス信号ＢＦＬＯと
し、ステータスバス２３２へ出力する。トライステート
ゲート２３１は、フリップフロップ２２２のＱ１側出力
とチェーン入力信号ＣＩとが、ナンドゲート２３０を介
して入力されることによって制御される。

【００６３】ソーティング回路１１は、バス２３２を介
して供給されるステータス信号ＢＦＬＯが「０」になっ
たことを判別して動作を開始する。そして、出力許可信
号ＯＥを出力してデータを読み終わると、フリップフロ
ップ２２２を反転動作させ、次段のチェーン入力信号と
してのチェーン出力信号ＣＯを「１」とし、チェーンの
段数分のデータを次々と読出すことになる。

【００６４】以上説明したように第２実施例によれば、
１つの入力パターンに対して複数の類似度計算回路が並
列的に動作し、これらをまとめてソーティング処理を可
能にする。したがって、並列個数倍の演算高速化と、ソ
ーティング機能を含むことで入力パターンのセットした
後は、ソーティング処理結果が得られるまで一切の関与
を必要としないので、ホストＣＰＵは次の入力パターン
の用意など、他の処理に関与させることができる。特
に、字種の多い漢字文字の読取りには実用的な速度をも
って処理することが可能となる。次に、第３実施例につ
いて説明する。

【００６５】図１２は、第３実施例に係るパターン識別
回路の構成を概略的に示すものである。この第３実施例
の第１実施例と異なる点は、入力パターンと標準パター
ンをそれぞれ複数並列化し、入力パターン毎にソーティ
ング処理を設けること、並びに類似度演算も入力の並列
度と標準パターンの並列度の積の分だけ用意するように
した点にある。また、類似度演算として、入力パターン
と標準パターンの積和計算結果について自乗和計算を実
行するようにしたものである。

【００６６】すなわち、１チップＬＳＩ１は、図示しな
いホストＣＰＵとのインターフェイスを図る標準的なデ
ータ、アドレス、制御線をもつインターフェイス部２４
０と、類似度計算の次元数などの規定動作の制御を行な
う制御部２４１と、インターフェイス部２４０を介して
入力される入力パターンを記憶する内部メモリ２４２，
２４３と、類似度の計算を行なう複数（ｎ個）の類似度
計算回路２５１〜２５３と、同じく類似度の計算を行な
う複数の類似度計算回路２５４〜２５６と、これら類似
度計算回路２５１〜２５３，２５４〜２５６の処理結果
について、標準パターンのカテゴリごとにあらかじめ決
められた個数の中で類似度の大きさの順にソーティング
するソーティング回路２５７，２５８とで構成されてい
る。

【００６７】なお、ソーティング回路２５７には、類似
度計算回路２５１〜２５３の出力が入力され、ソーティ
ング回路２５８には類似度計算回路２５４〜２５６の出
力が入力される。そして、ソーティング結果は、ソーテ
ィング回路２５７，２５８の内部にもつレジスタに記憶
され、その内容は、インターフェイス部２４０を介して
ホストＣＰＵが読出すことができるようになっている。

【００６８】類似度計算回路２５１〜２５３は、入力パ
ターンとして内部メモリ２４２の出力を入力とし、類似
度計算回路２５４〜２５６は、入力パターンとして内部
メモリ２４３の出力を入力とし、標準パターンＲＥＦ１
〜ＲＥＦｎは、外部にあらかじめ用意されたメモリ装置
から読出される。また、この例では、２種の入力パター
ン、すなわち、内部メモリ２４２，２４３に対して、標
準パターンは、類似度計算回路２５１，２５４、類似度
計算回路２５２，２５５というように同一の標準パター
ンが供給されている。また、類似度計算回路２５１〜２
５３，２５４〜２５６は、その結果の読出し順序付けの
ため、チェイン線によってチェイン入力Ｃｉとチェイン
出力Ｃｏとが図示の如く結合されている。

【００６９】標準パターンＲＥＦ１〜ＲＥＦｎの読出し
制御は、制御部２４１から外部出力される標準パターン
アドレスＲＥＦ，ＡＤＲによって制御され、同時に入力
パターンを記憶する内部メモリ２４２，２４３の読出し
アドレスも前述した標準パターンの読出し制御に同期し
て制御部２４１より供給される。

【００７０】図１３は、類似度計算回路２５１〜２５
３，２５４〜２５６の構成を示すものである。すなわ
ち、入力パターンＳＰＡＴと標準パターンＲＥＦを入力
として制御部２４１が生成するタイミング信号Ｔ１に同
期して入力データをそれぞれ格納するレジスタ２７１，
２７２と、制御部２４１が生成するタイミング信号ＴＣ
Ｈに同期して標準パターンＲＥＦを格納するレジスタ２
７３と、レジスタ２７１に格納された入力パターンＳＰ
ＡＴおよびレジスタ２７２に格納された標準パターンＲ
ＥＦが入力され、両パターンの間で積和演算を行なう積
和回路２７４と、積和回路２７４の積和演算結果を受信
してその入力値の自乗和計算を行なう自乗和回路２７５
と、自乗和回路２７５の自乗和計算結果にフローティン
グ処理を行なうフローティング回路２７６とで構成され
ている。次に、このような構成において動作を説明す
る。レジスタ２７１，２７２は、制御部２４１が生成す
るタイミング信号Ｔ１に同期して、それぞれ入力パター
ンＳＰＡＴと標準パターンＲＥＦを格納する。

【００７１】積和回路２７４は、標準パターンＲＥＦの
カテゴリ、また特徴ベクトル単位に初期化する信号とし
て制御部２４１からの初期化信号ＴＣ２を受信し、その
出力データを初期化する。この後、積和回路２７４は、
入力パターンＳＰＡＴと標準パターンＲＥＦが、制御部
２４１の制御によって変化するにしたがって、その変化
に同期して積和演算を実行する。そして、積和回路２７
４は、カテゴリまたは特徴ベクトル単位で、この積和演
算結果を自乗和回路２７５に出力し、また初期化信号Ｔ
Ｃ２を受信して初期化され、再び積和演算を行なう。こ
のようにして、積和回路２７４は、用意された標準パタ
ーンＲＥＦの数だけ繰り返す。

【００７２】自乗和回路２７５は、標準パターンＲＥＦ
のカテゴリまたは特徴ベクトル単位に初期化する信号と
して制御部２４１からの初期化信号ＴＣ５を受信し、そ
の出力データを初期化する。この後、自乗和回路２７５
は、特徴ベクトル単位に積和演算結果を受信して、その
入力値の自乗和計算を行なう。自乗和計算は制御部２４
１からのタイミング信号Ｔ５に同期して行なわれ、カテ
ゴリ単位で全ての自乗和計算が終了した時、そのデータ
正規化のためフローティング処理が行なわれる。

【００７３】フローティング回路２７６は、制御部２４
１からのカテゴリ毎の初期化信号ＴＣ６により初期化さ
れ、自乗和回路２７５の自乗和計算結果を入力して、制
御部２４１からのタイミング信号Ｔ６に同期してフロー
ティング処理を実行する。

【００７４】一方、制御部２４１からのタイミング信号
ＴＣＨは、積和演算の１カテゴリ分の処理が終了した後
につづく文字コード並びに制御データをセーブするため
のレジスタ２７３にロード信号として供給される。この
レジスタ２７３の出力は、フローティング回路２７６に
入力される。また、フローティング回路２７６の出力
は、ソーティング回路２５７，２５８からの読出し信号
ＯＥによって当該類似度計算回路の出力はソーティング
回路２５７，２５８に読出される。

【００７５】ただし、フローティング回路２７６へ入力
されるチェイン入力Ｃｉの信号がＨレベルにあるとき、
またフローティング処理が終了していることを示すステ
ータス信号ＢＦＬＯがＬレベルにあることが前提にな
る。これは、既にソーティング処理のところで詳述した
通りである。

【００７６】以上の記述は複合類似度計算による処理を
基にしており、それを式で表わせば、入力パターンＳＰ
ＡＴをｈｉ、標準パターンＲＥＦをφｉ、この場合の
「ｉ」は次元数とし、文字カテゴリ種をｋ、特徴ベクト
ル面をｊとして、文字カテゴリｋの複合類似度Ｓｋは数
１のようになる。

【００７７】

【数１】

【００７８】ただし、理論的な類似度値は、入力パター
ンｈｉのノルム値によって正準化されたものであるが、
この処理は上記式で求め、ソーティングされた後の少数
の候補についてのみ実行すれば良いので省略してある。

【００７９】図１４は、数１の自乗和計算処理を行なう
自乗和回路２７５の具体例を示すものである。数１で述
べた如く、自乗和計算処理は、特徴ベクトルｊの単位に
次の積和演算が終了するまでに処理されれば良い。従っ
て、積和演算処理の如く高速に処理する必要がない。

【００８０】この自乗和回路２７５では、シフトレジス
タ３０１，３０２，３０３と加算器３０４とによってそ
れを実現している。積和回路２７４の出力、数１でいう
ところの［ｈｉφｉｊ］のｊの単位で出力された結果を
入力データとして、そのデータ長をｍとすれば、ライト
シフトレジスタ３０１は２ｍビットの上位ｍビットにそ
れを入力し、上位レジスタシフトインはＬレベルであ
る。また、下ｍビットはＬレベルを入力する。また、加
算制御用のシフトレジスタ３０２は、レフトシフトレジ
スタであり、その最上位ビットは、ナンドゲート３０５
を介して２ｍビットの加算シフトレジスタ３０３の同期
タイミングに入力されている。

【００８１】シフトレジスタ３０１の２ｍビットの出力
は、加算器３０４の一方の入力となり、制御部２４１か
らのタイミング信号Ｔ５によって加算シフトレジスタ３
０３の入力となる。タイミング信号Ｔ５はｍビットの数
だけ出力され、レフトシフトレジスタ３０２の最上位ビ
ットがＨレベルになったものを順次、加算シフトレジス
タ３０３にセーブして行き、ｍ回のシフト動作によって
入力データの自乗計算が完了する。

【００８２】この自乗和計算は、特徴ベクトルの単位に
実行され、ｊの数だけ自乗和計算が実行される。ここ
で、１回の自乗和計算でシフトレジスタ３０３がフルビ
ットとならないよう、積和結果のビット数は調整されて
いるものとする。

【００８３】図１５は、フローティング回路２７６とそ
の出力制御回路を示すものである。すなわち、図１４の
自乗和回路２７５の出力データを、制御部２４１からの
タイミング信号ＴＣ６によってシフトレジスタ４０１に
受信する。同時に、４ビットの指数カウンタ４０２を初
期化する。タイミング信号ＴＣ６に後れて発生する１６
個の制御タイミング信号Ｔ６は、指数カウンタ４０２と
シフトレジスタ４０１にクロックパルスとして供給さ
れ、指数カウンタ４０２にはインクリメント動作、シフ
トレジスタ４０１にはレフトシフト動作をさせる。

【００８４】動作の終了は、シフトレジスタ４０１の最
上位ビットがＨレベル、または指数カウンタ４０２のキ
ャリーアウトが発生した時であり、これらの信号は、オ
アゲート４０３によってそれぞれの動作を停止させるべ
く、ナンドゲート４０４、または指数カウンタ４０２の
エネーブル入力を閉じる。この動作によって、２ｍビッ
トのシフトレジスタ４０１の上位１２ビットのデータが
仮数となり、指数カウンタ４０２の「１」の補数をとっ
たものが類似度出力として内部に蓄えられる。

【００８５】一方、出力状態を制御するもの、つまり、
ソーティング処理にデータが格納されたことを知らしむ
る制御として次のようなものがある。それは、１文字入
力の直前に入力される初期化信号ＩＮＴによって初期化
されているフリップフロップ４０５を用意し、制御部２
４１からのタイミング信号Ｔ６、指数カウンタ４０２の
キャリー出力、そしてフリップフロップ４０５のＱ２出
力の３入力を３入力ナンドゲート４０６を介してオアゲ
ート４０７の入力とし、その出力をフリップフロップ４
０５のクロック入力とする。つまり、１６個目の最後の
クロックによって、フリップフロップ４０５をセットア
ップするわけである。

【００８６】このフリップフロップ４０５のＱ１出力
は、チェイン入力ＣｉがＨレベルの時にナンドゲート４
０８を開き、トライステートゲート４０９の制御入力と
なり、ステータス信号ＢＦＬＯを外部の制御バス４１０
に出力する。このステータス信号ＢＦＬＯが出力される
制御バス４１０は、入力パターン毎に用意された全ての
類似度計算回路に共通の制御バスとして用いられ、ソー
ティング回路２５７，２５８に供給される。

【００８７】図１２に示した初段の類似度計算回路２５
１のチェイン入力Ｃｉは、Ｈレベル固定になっており、
順次チェイン出力Ｃｏが次段の類似度計算回路のチェイ
ン入力Ｃｉになって、それぞれ並列化された類似度計算
回路２５１から類似度計算回路２５３へ順に読出せるよ
うになっている。

【００８８】データの読出しは、ステータス信号ＢＦＬ
Ｏをソーティング回路２５７，２５８が受信すると、デ
ータ読出し信号ＯＥを出力する。チェイン入力Ｃｉとデ
ータ読出し信号ＯＥ、そしてフリップフロップ４０５の
Ｑ１出力の３入力を３入力ゲート４１１の入力として、
この３入力ゲート４１１の出力によりトライステートゲ
ート４１２を制御する。トライステートゲート４１２に
よって類似度結果１６ビットと文字コードＣＨの１６ビ
ットデータの出力制御が行なわれ、この出力データは外
部データバス４１３に出力される。

【００８９】データ読出し信号ＯＥがＬレベルの期間、
データは外部データバス４１３に出力され、読出し信号
ＯＥの立ち上がりによってオアゲート４０７を介してフ
リップフロップ４０５は反転され、出力は閉じられる。
また、同時にチェイン出力ＣｏはＨレベルにセットさ
れ、次段の類似度計算回路のデータ読出しに移行する。

【００９０】次に、類似度計算回路２５１〜２５３，２
５４〜２５６における制御のパイプラインについて図１
６を用いて説明する。図１６は制御部２４１の一部分の
構成を示している。

【００９１】すなわち、図示しないホストＣＰＵよりイ
ンターフェイス部２４０を介して、類似度計算の次元数
Ｎと特徴ベクトル面数Ｍのデータを、レジスタ９０１，
９０２にデータロードコマンドＬＯＡＤでロードし、第
１シーケンサ９０３に入力する。また、第１シーケンサ
９０３は、基本タイミング信号ＣＰが供給されており、
インターフェイス部２４０からの初期化信号ＩＮＴによ
って第１シーケンサ９０３、第２シーケンサ９０４が初
期化され、次いで、信号ＳＴＡＲＴによって基本タイミ
ング信号ＣＰに同期して、初期化信号ＴＣ２、タイミン
グ信号Ｔ１、タイミング信号Ｔ２、タイミング信号ＴＣ
Ｈが図１７に示す如くシーケンシャルにタイミング出力
され、図１３に示した各回路に供給される。

【００９２】第２シーケンサ９０４の起動は、タイミン
グ信号Ｔ２による複合類似度計算次元数を決定するもの
で、その最後の出力が第１シーケンサ９０３より信号９
０５として第２シーケンサ９０４に入力され、第２シー
ケンサ９０４が起動し、タイミング信号ＴＣ５、タイミ
ングＴ５が図１７のタイミングの如く出力される。

【００９３】また、複合類似度の特徴ベクトル面数を決
定するレジスタの値Ｍによって第１シーケンサ９０３に
より生成された最終面数の制御フラグ９０６が入力さ
れ、先にタイミング信号Ｔ５によって計算された自乗和
結果をフローティング計算するため、ローディング信号
ＴＣ６と１６個の基本タイミング信号ＣＰに同期したタ
イミング信号Ｔ６の信号が各計算回路に出力され、先に
説明した処理を行なう。

【００９４】このように、第１シーケンサ９０３は積和
演算を、第２シーケンサ９０４は自乗和演算とフローテ
ィング処理を、パイプライン処理にて実行するよう制御
している。

【００９５】なお、図１６において、信号ＳＥ（サブセ
ットエンド）は、第１シーケンサ９０３へ入力されるも
ので、第１シーケンサ９０３の動作終了となる。この信
号ＳＥは、複合類似度の１カテゴリ辞書毎の最後に付け
られた文字コードと一緒に辞書に書込まれている制御ビ
ットである。（図１３参照）。

【００９６】以上説明したように第３実施例によれば、
１つの入力パターンに対して複数の辞書との間の複合類
似度計算が並列的に動作し、これらをまとめてソーティ
ング処理を可能にする。さらに、入力パターンの並列化
をすることで、辞書と制御の共通化を図ることが出来
る。従って、字種の多い漢字文字の読取りに、または音
声認識におけるスポッティング処理に実用的な速度と極
めてシンプルなハード構成によって処理が可能となる。

【００９７】

【発明の効果】以上詳述したように本発明によれば、回
路規模が小形で、数字、仮名から漢字までの読取り、あ
るいは連続音声の認識などにおいて、極めて高速かつ実
用的な速度で識別処理することのできるパターン識別回
路を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るパターン識別回路の
構成を示すブロック図。

【図２】タイミング制御部から発生するタイミング信号
を示す図。

【図３】フローティング回路の構成を示すブロック図。

【図４】フローティング回路の処理を説明するための
図。

【図５】ソーティング回路の処理の流れを説明するため
のフローチャート。

【図６】ソーティング処理におけるその制御シーケンス
論理回路を示すブロック図。

【図７】ソーティング処理結果としての挿入アドレスコ
ードの出力例を示す図。

【図８】ソーティング処理挿入論理回路を示すブロック
図。

【図９】本発明の第２実施例に係るパターン識別回路の
構成を示すブロック図。

【図１０】フローティング回路の構成を示すブロック
図。

【図１１】複数の計算回路出力のソーティング入力に対
するチェーン制御回路を説明するブロック図。

【図１２】本発明の第３実施例に係るパターン識別回路
の構成を示すブロック図。

【図１３】複合類似度計算回路の構成を示すブロック
図。

【図１４】自乗和回路の構成を示すブロック図。

【図１５】フローティング回路とその出力制御回路の構
成を示すブロック図。

【図１６】類似度計算回路おけるパイプライン処理実行
の制御を説明するための図。

【図１７】制御部から発生するタイミング信号を示す
図。

【符号の説明】

１…１チップＬＳＩ、２，２４０…インターフェイス
部、３…タイミング制御部、４，６，２０１…内部ラッ
チ回路、５，２４２，２４３…内部メモリ、７…信号切
換回路、８…アドレス生成カウンタ、９，２０２，２７
４…積和回路、１０，２０３，２７６…フローティング
回路、１１，２５７、２５８…ソーティング回路、２４
１…制御部、２５１〜２５３，２５４〜２５６…類似度
計算回路、２７４…積和回路、２７５…自乗和回路、２
７６…フローティング回路、９０３，９０４…シーケン
サ。

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【手続補正書】

【提出日】平成４年３月３１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正内容】

【０００９】

【課題を解決するための手段】第１の発明に係るパター
ン識別回路は、入力パターンとあらかじめ用意された標
準パターンを入力する入力手段と、この入力手段で入力
された入力パターンと標準パターンとの類似度演算を行
なう演算手段と、この演算手段の演算結果について、入
力パターンごとにあらかじめ決められた個数の中で類似
度の大きさの順にソーティングするソーティング手段
と、このソーティング手段のソーティング結果を必要に
応じて読出し、外部へ出力する出力手段とを具備し、前
記各手段をワンチップＬＳＩに実装してなることを特徴
としている。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正内容】

【００１０】第２の発明に係るパターン識別回路は、入
力パターンとあらかじめ用意された標準パターンを入力
する入力手段と、この入力手段で入力された入力パター
ンと標準パターンとの類似度演算を行なう演算手段と、
この演算手段の演算結果をフローティング処理するフロ
ーティング手段と、このフローティング手段の処理結果
について、入力パターンごとにあらかじめ決められた個
数の中で類似度の大きさの順にソーティングするソーテ
ィング手段と、このソーティング手段のソーティング結
果を必要に応じて読出し、外部へ出力する出力手段とを
具備し、前記各手段をワンチップＬＳＩに実装してなる
ことを特徴としている。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】変更

【補正内容】

【００１１】第３の発明に係るパターン識別回路は、入
力パターンとあらかじめ用意された標準パターンを入力
する入力手段と、この入力手段で入力された１つの入力
パターンに対して複数の標準パターンとの類似度演算を
並列に行なう演算手段と、この演算手段の演算結果につ
いて、入力パターンごとにあらかじめ決められた個数の
中で類似度の大きさの順にソーティングするソーティン
グ手段と、このソーティング手段のソーティング結果を
必要に応じて読出し、外部へ出力する出力手段とを具備
し、前記各手段をワンチップＬＳＩに実装してなること
を特徴としている。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００１２

【補正方法】変更

【補正内容】

【００１２】第４の発明に係るパターン識別回路は、入
力パターンとあらかじめ用意された標準パターンを入力
する入力手段と、この入力手段で入力された複数の入力
パターンと複数の標準パターンを入力として、それぞれ
の複数個数の積の分の類似度演算を並列に行なう演算手
段と、この演算手段の演算結果について、入力パターン
ごとにあらかじめ決められた個数の中で類似度の大きさ
の順にソーティングするソーティング手段と、このソー
ティング手段の入力パターン毎のソーティング結果を必
要に応じて読出し、外部へ出力する出力手段とを具備
し、前記各手段をワンチップＬＳＩに実装してなること
を特徴としている。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００１３

【補正方法】変更

【補正内容】

【００１３】第５の発明に係るパターン識別回路は、入
力パターンとあらかじめ用意された標準パターンを入力
する入力手段と、この入力手段で入力された入力パター
ンと標準パターンとの積和演算を行なう積和演算手段
と、この積和演算手段の演算結果を入力として、予め用
意された特徴ベクトル毎に自乗和演算を行う自乗和演算
手段と、この自乗和演算手段の演算結果をフローティン
グ処理するフローティング手段と、このフローティング
手段の処理結果について、入力パターンごとにあらかじ
め決められた個数の中で類似度の大きさの順にソーティ
ングするソーティング手段と、このソーティング手段の
ソーティング結果を必要に応じて読出し、外部へ出力す
る出力手段とを具備し、前記各手段をワンチップＬＳＩ
に実装してなることを特徴としている。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】変更

【補正内容】

【００１４】

【作用】第１の発明に係るパターン識別回路は、入力パ
ターンと標準パターンとの間で類似度演算を行ない、そ
の演算結果について入力パターンごとにあらかじめ決め
られた個数の中で類似度の大きさの順にソーティング
し、そのソーティング結果を必要に応じて読出し、外部
へ出力可能とし、これらの機能をワンチップＬＳＩに実
装する。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００１５

【補正方法】変更

【補正内容】

【００１５】第２の発明に係るパターン識別回路は、入
力パターンと標準パターンとの間で類似度演算を行な
い、その演算結果をフローティング処理し、その処理結
果について入力パターンごとにあらかじめ決められた個
数の中で類似度の大きさの順にソーティングし、そのソ
ーティング結果を必要に応じて読出し、外部へ出力可能
とし、これらの機能をワンチップＬＳＩに実装する。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００１６

【補正方法】変更

【補正内容】

【００１６】第３の発明に係るパターン識別回路は、１
つの入力パターンについて複数の標準パターンとの間で
類似度演算を並列して行ない、その演算結果について入
力パターンごとにあらかじめ決められた個数の中で類似
度の大きさの順にソーティングし、そのソーティング結
果を必要に応じて読出し、外部へ出力可能とし、これら
の機能をワンチップＬＳＩに実装する。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００１７

【補正方法】変更

【補正内容】

【００１７】第４の発明に係るパターン識別回路は、複
数の入力パターンと複数の標準パターンをそれぞれ並列
化し、類似度演算を入力パターンの並列度と標準パター
ンの並列度の積の分だけ並列して行ない、その演算結果
について入力パターンごとにあらかじめ決められた個数
の中で類似度の大きさの順にソーティングし、その入力
パターン毎のソーティング結果を必要に応じて読出し、
外部へ出力可能とし、これらの機能をワンチップＬＳＩ
に実装する。

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】００１８

【補正方法】変更

【補正内容】

【００１８】第５の発明に係るパターン識別回路は、入
力パターンと標準パターンとの間で積和演算を行ない、
その演算結果を入力として予め用意された特徴ベクトル
毎に自乗和演算を行ない、その自乗和演算結果をフロー
ティング処理し、その処理結果について入力パターンご
とにあらかじめ決められた個数の中で類似度の大きさの
順にソーティングし、そのソーティング結果を必要に応
じて読出し、外部ヘ出力可能とし、これらの機能をワン
チップＬＳＩに実装する。

【手続補正１２】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】図１は、第１実施例に係るパターン識別回
路の構成を概略的に示すもので、このパターン識別回路
は１チップＬＳＩに実装されている。すなわち、１チッ
プＬＳＩ１は、図示しないホストＣＰＵに接続されるイ
ンターフェイス部２と、類似度計算の次元数などの規定
動作の制御を行なうタイミング制御部３と、図示しない
外部記憶回路からの標準パターンをセーブする内部ラッ
チ回路４と、インターフェイス部２を介して入力される
入力パターンを記憶する内部メモリ５と、内部メモリ５
の出力をセーブする内部ラッチ回路６と、インターフェ
イス部２およびタイミング制御部３からの信号の切換え
を行なう信号切換回路７と、内部メモリ５のアドレスを
生成するアドレス生成カウンタ８と、内部ラッチ回路４
にセーブされた標準パターンおよび内部ラッチ回路６に
セーブされた入力パターンが入力され、両パターンの間
で積和演算を行なう積和回路９と、積和回路９の積和演
算結果にフローティング処理を行なうフローティング回
路１０と、フローティング回路１０の処理結果につい
て、入力パターンごとにあらかじめ決められた個数の中
で類似度の大きさの順にソーティングするソーティング
回路１１とで構成されている。次に、このような構成に
おいて動作を説明する。

【手続補正１３】

【補正対象書類名】明細書

【補正対象項目名】００６６

【補正方法】変更

【補正内容】

【００６６】すなわち、１チップＬＳＩ１は、図示しな
いホストＣＰＵとのインターフェイスを図る標準的なデ
ータ、アドレス、制御線をもつインターフェイス部２４
０と、類似度計算の次元数などの規定動作の制御を行な
う制御部２４１と、インターフェイス部２４０を介して
入力される入力パターンを記憶する内部メモリ２４２，
２４３と、類似度の計算を行なう複数（ｎ個）の類似度
計算回路２５１〜２５３と、同じく類似度の計算を行な
う複数の類似度計算回路２５４〜２５６と、これら類似
度計算回路２５１〜２５３，２５４〜２５６の処理結果
について、入力パターンごとにあらかじめ決められた個
数の中で類似度の大きさの順にソーティングするソーテ
ィング回路２５７，２５８とで構成されている。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力パターンとあらかじめ用意された標
   準パターンを入力する入力手段と、 この入力手段で入力された入力パターンと標準パターン
   との類似度演算を行なう演算手段と、 この演算手段の演算結果について、標準パターンのカテ
   ゴリごとにあらかじめ決められた個数の中で類似度の大
   きさの順にソーティングするソーティング手段と、 このソーティング手段のソーティング結果を必要に応じ
   て読出し、外部へ出力する出力手段とを具備し、 前記各手段をワンチップＬＳＩに実装してなることを特
   徴とするパターン識別回路。
2. 【請求項２】 入力パターンとあらかじめ用意された標
   準パターンを入力する入力手段と、 この入力手段で入力された入力パターンと標準パターン
   との類似度演算を行なう演算手段と、 この演算手段の演算結果をフローティング処理するフロ
   ーティング手段と、 このフローティング手段の処理結果について、標準パタ
   ーンのカテゴリごとにあらかじめ決められた個数の中で
   類似度の大きさの順にソーティングするソーティング手
   段と、 このソーティング手段のソーティング結果を必要に応じ
   て読出し、外部へ出力する出力手段とを具備し、 前記各手段をワンチップＬＳＩに実装してなることを特
   徴とするパターン識別回路。
3. 【請求項３】 入力パターンとあらかじめ用意された標
   準パターンを入力する入力手段と、 この入力手段で入力された１つの入力パターンに対して
   複数の標準パターンとの類似度演算を並列に行なう演算
   手段と、 この演算手段の演算結果について、標準パターンのカテ
   ゴリごとにあらかじめ決められた個数の中で類似度の大
   きさの順にソーティングするソーティング手段と、 このソーティング手段のソーティング結果を必要に応じ
   て読出し、外部へ出力する出力手段とを具備し、 前記各手段をワンチップＬＳＩに実装してなることを特
   徴とするパターン識別回路。
4. 【請求項４】 入力パターンとあらかじめ用意された標
   準パターンを入力する入力手段と、 この入力手段で入力された複数の入力パターンと複数の
   標準パターンを入力として、それぞれの複数個数の積の
   分の類似度演算を並列に行なう演算手段と、 この演算手段の演算結果について、標準パターンのカテ
   ゴリごとにあらかじめ決められた個数の中で類似度の大
   きさの順にソーティングするソーティング手段と、 このソーティング手段の入力パターン毎のソーティング
   結果を必要に応じて読出し、外部へ出力する出力手段と
   を具備し、 前記各手段をワンチップＬＳＩに実装してなることを特
   徴とするパターン識別回路。
5. 【請求項５】 入力パターンとあらかじめ用意された標
   準パターンを入力する入力手段と、 この入力手段で入力された入力パターンと標準パターン
   との積和演算を行なう積和演算手段と、 この積和演算手段の演算結果を入力として、予め用意さ
   れた特徴ベクトル毎に自乗和演算を行う自乗和演算手段
   と、 この自乗和演算手段の演算結果をフローティング処理す
   るフローティング手段と、 このフローティング手段の処理結果について、標準パタ
   ーンのカテゴリごとにあらかじめ決められた個数の中で
   類似度の大きさの順にソーティングするソーティング手
   段と、 このソーティング手段のソーティング結果を必要に応じ
   て読出し、外部へ出力する出力手段とを具備し、 前記各手段をワンチップＬＳＩに実装してなることを特
   徴とするパターン識別回路。