JPH0534855B2 - - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
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Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、アナログビデオ信号をデイジタル
ビデオ信号に変換する場合に適用されるＡ／Ｄ変
換装置に関する。DETAILED DESCRIPTION OF THE INVENTION "Field of Industrial Application" The present invention relates to an A/D conversion device applied to convert an analog video signal into a digital video signal.
「背景技術とその問題点」
Ａ／Ｄ変換器は、その語長によつてデイジタル
出力のダイナミツクレンジが制限される。そのた
め、従来では、第１図に示すように、Ａ／Ｄ変換
器１の入力側に乗算器２及び加算器３を設け、乗
算器２にアナログ入力及び交流利得制御信号Ｐを
供給し、この乗算器２の出力と直流レベル制御信
号Ｑとを加算器３に供給し、この加算器３の出力
をＡ／Ｄ変換器１のアナログ入力としていた。
Ａ／Ｄ変換器１のダイナミツクレンジより広いダ
イナミツクレンジのアナログ入力信号は、その振
幅がアナログ領域或いはデイジタル領域で検出さ
れ、適当な振幅となるような交流利得制御新Ｐが
乗算器２に供給される。また、入力信号の直流レ
ベルがアナログ領域又はデイジタル領域で検出さ
れ、所定の直流レベルとするための直流レベル制
御信号Ｑが加算器３に供給される。"Background Art and Its Problems" The dynamic range of digital output of an A/D converter is limited by its word length. Therefore, conventionally, as shown in FIG. 1, a multiplier 2 and an adder 3 are provided on the input side of an A/D converter 1, and an analog input and an AC gain control signal P are supplied to the multiplier 2. The output of the multiplier 2 and the DC level control signal Q were supplied to an adder 3, and the output of the adder 3 was used as an analog input to the A/D converter 1.
For an analog input signal with a dynamic range wider than the dynamic range of the A/D converter 1, its amplitude is detected in the analog domain or digital domain, and an AC gain control new P is applied to the multiplier 2 to obtain an appropriate amplitude. Supplied. Further, the DC level of the input signal is detected in the analog domain or digital domain, and a DC level control signal Q for setting the DC level to a predetermined level is supplied to the adder 3.
しかしながら、乗算器２及び加算器３を用いて
アナログ領域で振幅及び直流レベルを制御するた
めに、雑音が発生したり、アナログ入力の波形が
ひずんだりする欠点があつた。また、Ａ／Ｄ変換
装置として、入力アナログ信号の振幅を予測し
て、Ａ／Ｄ変換器の上限値及び下限値を変えるも
のが提案されているが、この装置は、交流利得と
直流レベルとを別個に制御できず、ビデオ信号の
Ａ／Ｄ変換には、不向きのものである。 However, since the amplitude and DC level are controlled in the analog domain using the multiplier 2 and the adder 3, there are disadvantages in that noise is generated and the analog input waveform is distorted. Furthermore, an A/D converter has been proposed that predicts the amplitude of the input analog signal and changes the upper and lower limits of the A/D converter, but this device does not adjust the AC gain and DC level. cannot be controlled separately, making it unsuitable for A/D conversion of video signals.
「発明の目的」
この発明は、Ａ／Ｄ変換器の上限値設定値と下
限値設定値とを変化させて入力アナログ信号を
Ａ／Ｄ変換器のダイナミツクレンジに適合させる
と共に、入力アナログ信号の交流分及び直流分の
変化によるＡ／Ｄ変換器の基準電圧に対する交流
利得の制御及び直流レベルの制御を別個に行うこ
とができるＡ／Ｄ変換装置の実現を目的とするも
のである。``Object of the Invention'' This invention adapts the input analog signal to the dynamic range of the A/D converter by changing the upper limit value setting value and the lower limit value setting value of the A/D converter. The object of the present invention is to realize an A/D converter that can separately control the AC gain and the DC level with respect to the reference voltage of the A/D converter by changing the AC and DC components of the A/D converter.
「発明の概要」
この発明は、設定された上限値及び下限値が
夫々入力される制御入力端子を有し、この上限値
及び下限値の差分値を2nに区分し、入力アナログ
信号をｎビツトのデイジタル信号に変換するＡ／
Ｄ変換装置において、入力アナログ信号の交流分
に対する利得制御量を上限値及び下限値に対して
夫々加算及び減算する回路と、入力アナログ信号
の直流分に対する直流レベル制御量を上限値及び
下限値に対して夫々加算する回路とを備えたもの
である。"Summary of the Invention" The present invention has a control input terminal into which a set upper limit value and a lower limit value are respectively input, divides the difference value between the upper limit value and the lower limit value into 2 n , and divides the input analog signal into n. A/A to convert into a bit digital signal
The D converter includes a circuit that adds and subtracts the gain control amount for the AC component of the input analog signal from the upper limit value and the lower limit value, respectively, and a circuit that adds and subtracts the gain control amount for the AC component of the input analog signal to the upper limit value and the lower limit value, and the DC level control amount for the DC component of the input analog signal to the upper limit value and the lower limit value. The circuit is equipped with a circuit that adds the respective values.
「実施例」
第２図は、この発明の一実施例の基本的構成を
示す。Ａ／Ｄ変換器１は、制御入力端子Ａ，Ｂを
夫々有しており、制御入力端子Ａに対して上限値
電圧が供給され、制御入力端子Ｂに対して下限値
電圧が供給される。この上限値電圧及び下限値電
圧の間の電圧VABが2n個に区分され、アナログ入
力電圧のレベルがどのレベル範囲に含まれるかに
よつて、ｎビツトのデイジタル出力が得られる。Embodiment FIG. 2 shows the basic configuration of an embodiment of the present invention. The A/D converter 1 has control input terminals A and B, and the control input terminal A is supplied with an upper limit voltage, and the control input terminal B is supplied with a lower limit voltage. The voltage V AB between the upper limit voltage and the lower limit voltage is divided into 2 n parts, and an n-bit digital output is obtained depending on which level range the analog input voltage level is included in.
上限値設定値Raと交流利得制御電圧Ｐとが加
算器４で加算されると共に、下限値設定値Rbか
ら交流利得制御電圧Ｐが減算器５で減算される。
この加算器４及び減算器５の出力が加算器６，７
に供給される。この加算器６，７には、直流レベ
ル制御電圧Ｑが供給される。この加算器６，７の
出力がＡ／Ｄ変換器１の端子Ａ，Ｂの夫々に供給
される。 An adder 4 adds the upper limit set value R a and the AC gain control voltage P, and a subtracter 5 subtracts the AC gain control voltage P from the lower limit set value R b .
The outputs of this adder 4 and subtracter 5 are output to adders 6 and 7.
is supplied to The adders 6 and 7 are supplied with a DC level control voltage Q. The outputs of adders 6 and 7 are supplied to terminals A and B of A/D converter 1, respectively.
直流レベル制御電圧Ｑは、上限値及び下限値の
各電圧を同一方向に同じレベルだけ変化させるか
ら、これは、Ａ／Ｄ変換器入力電圧のレンジを平
行移動させる。例えば、直流制御電圧Ｑの値を＋
ΔQとすると、Ａ／Ｄ変換器入力電圧のレンジ
は、ΔQだけ上がり、デイジタル出力は、データ
の直流レベルがΔQ下がつたものとなる。 Since the DC level control voltage Q changes the upper and lower limit voltages in the same direction and by the same level, this translates the range of the A/D converter input voltage. For example, if the value of the DC control voltage Q is +
If ΔQ, the range of the A/D converter input voltage increases by ΔQ, and the digital output becomes such that the DC level of the data decreases by ΔQ.
交流利得制御電圧Ｐは、上限値及び下限値の各
電圧を同時に逆の方向に動かすから、アナログ入
力電圧の振幅を変化させる効果がデイジタル出力
に与えられる。例えば、交流利得制御電圧Ｐが０
であると、制御端子Ａ，Ｂの間の電圧VABは
VAB＝Ra−Rb
となる。一般に、（Ra＝−Rb）とされるので、
VAB＝2Raとなる。次に、＋ΔPの電圧が交流利得
制御電圧Ｐとして与えられると、電圧VAB′は
VAB′＝（Ra＋ΔP）−（Rb−ΔP）＝2Ra＋2ΔP
となる。したがつて、＋ΔPの交流利得制御電圧を
供給することによつて、
VAB′／VAB＝2Ra＋2ΔP／2Ra＝１＋ΔP／Ra
だけ、出力振幅に変化が与えられる。つまり、制
御端子Ａ，Ｂ間の電圧は、ΔP／Raだけ大きくなり、
交流利得制御電圧Ｐが０の時より広い入力信号の
範囲を受け入れることになり、出力デイジタル信
号は
VAB／VAB′＝Ra／Ra＋ΔP＜１
だけ振幅が小さくなつて見える。 Since the AC gain control voltage P moves the upper and lower limit voltages simultaneously in opposite directions, the effect of changing the amplitude of the analog input voltage is given to the digital output. For example, if the AC gain control voltage P is 0
Then, the voltage V AB between the control terminals A and B becomes V AB =R a −R b . Generally, it is assumed that (R a = −R b ), so
V AB =2R a . Next, when a voltage of +ΔP is given as the AC gain control voltage P, the voltage V AB ′ becomes V AB ′=(R a +ΔP)−(R b −ΔP)=2R a +2ΔP. Therefore, by supplying an AC gain control voltage of +ΔP, the output amplitude is changed by V AB ′/VA AB =2R a +2ΔP/2R a =1+ΔP/R a . In other words, the voltage between control terminals A and B increases by ΔP/R a , allowing a wider range of input signals than when AC gain control voltage P is 0, and the output digital signal becomes V AB /V AB The amplitude appears to be smaller by ′=R a /R a +ΔP<1.
第３図を参照してこの発明の一実施例について
更に説明する。８で示す入力端子にアナログビデ
オ信号が供給され、Ａ／Ｄ変換器１によつて１サ
ンプルｎビツト例えば８ビツトのデイジタルビデ
オ信号に変換され、出力端子９に取り出される。
入力ビデオ信号が振幅検出回路１０及びペデスタ
ル検出回路１１に供給される。 An embodiment of the present invention will be further described with reference to FIG. An analog video signal is supplied to an input terminal 8, which is converted by an A/D converter 1 into a one-sample n-bit digital video signal, for example, 8 bits, and outputted to an output terminal 9.
An input video signal is provided to an amplitude detection circuit 10 and a pedestal detection circuit 11.
振幅検出回路１０は、入力ビデオ信号のピーク
ツウピーク値を検出し、この検出された電圧が比
較回路１２に供給され、電圧源１３の基準電圧と
比較される。この基準電圧は、上限値設定値Ra
及び下限値設定値Rb間の電圧VABと関連したもの
である。この比較回路１２の出力電圧が積分回路
から構成されたホールド回路１４に供給され、そ
の出力に交流利得制御電圧Ｐが取り出される。 An amplitude detection circuit 10 detects the peak-to-peak value of the input video signal, and the detected voltage is supplied to a comparison circuit 12 and compared with a reference voltage of a voltage source 13. This reference voltage is the upper limit setting value R a
and the voltage V AB between the lower limit set value R b . The output voltage of this comparison circuit 12 is supplied to a hold circuit 14 composed of an integrating circuit, and an AC gain control voltage P is taken out as an output thereof.
また、ペデスタル検出回路１１は、入力ビデオ
信号のペデスタルレベルを検出し、この検出値が
比較回路１５に供給され、電圧源１６から基準電
圧と比較される。この基準電圧は、所定のデイジ
タルコードとｎとVABから定まるものである。比
較回路１５の出力に直流レベル制御電圧Ｑが取り
出される。 Further, the pedestal detection circuit 11 detects the pedestal level of the input video signal, and this detected value is supplied to the comparison circuit 15 and compared with a reference voltage from the voltage source 16. This reference voltage is determined from a predetermined digital code, n, and V AB . A DC level control voltage Q is taken out from the output of the comparator circuit 15.
上述の交流利得制御電圧Ｐが抵抗１７を介して
演算増幅器１８の反転入力端子に供給されると共
に、演算増幅器１９の非反転入力端子に供給され
る。また比較回路１５の出力に発生する直流レベ
ル制御電圧Ｑが抵抗２０を介して演算増幅器１８
の反転入力端子に供給されると共に、抵抗２１を
介して演算増幅器１９の反転入力端子に供給され
る。この演算増幅器１８の反転入力端子には、抵
抗２２を介して上限値設定値Raが供給され、演
算増幅器１９の反転入力端子には、抵抗２３を介
して下限値設定値Rbが供給される。 The above-described AC gain control voltage P is supplied to the inverting input terminal of the operational amplifier 18 via the resistor 17, and is also supplied to the non-inverting input terminal of the operational amplifier 19. Further, the DC level control voltage Q generated at the output of the comparison circuit 15 is passed through the resistor 20 to the operational amplifier 18.
It is also supplied to the inverting input terminal of the operational amplifier 19 via the resistor 21. The upper limit set value R a is supplied to the inverting input terminal of the operational amplifier 18 via a resistor 22 , and the lower limit set value R b is supplied to the inverting input terminal of the operational amplifier 19 via a resistor 23 . Ru.
したがつて、演算増幅器１８によつて、−（Ra
＋Ｐ＋Ｑ）の演算がなされ、演算増幅器１９によ
つて、−（Rb−Ｐ＋Ｑ）の演算がなされる。これ
らの演算増幅器１８，１９の夫々の出力が演算増
幅器２４，２５を介してＡ／Ｄ変換器１の端子
Ａ，Ｂに供給される。演算増幅器１８は、加算器
４，６を構成し、演算増幅器１９は、演算器５及
び加算器７を構成する。 Therefore, by the operational amplifier 18, −(R a
+P+Q) is performed, and the operational amplifier 19 performs a calculation of -(R b -P+Q). The outputs of these operational amplifiers 18 and 19 are supplied to terminals A and B of the A/D converter 1 via operational amplifiers 24 and 25, respectively. The operational amplifier 18 constitutes the adders 4 and 6, and the operational amplifier 19 constitutes the arithmetic unit 5 and the adder 7.
このＡ／Ｄ変換器１は、パラレル形Ａ／Ｄ変換
器であつて、そのリフアレンス部分の構成を第４
図に示す。演算増幅器２４，２５から端子Ａ，Ｂ
に対して上限設定値及び下限設定値が供給され、
この端子Ａ及び端子Ｂ間にｍ（＝2n）個の抵抗Ｒ
が接続される。この抵抗Ｒによつて分割すること
で形成された基準電圧がｍ−１個の比較アンプ
C1〜Cn-1の一方の入力端子に供給される。この
比較アンプC1〜Cn-1の他方の入力端子には、ア
ナログ入力（ビデオ信号）が供給される。この比
較アンプC1〜Cn-1の出力には、アナログ入力の
レベルと対応するｍ−１個の出力が発生し、この
ｍ−１個の出力がｎビツトのコードに変換され
る。 This A/D converter 1 is a parallel type A/D converter, and its reference part has a fourth structure.
As shown in the figure. From operational amplifiers 24 and 25 to terminals A and B
The upper limit set value and lower limit set value are supplied to
Between this terminal A and terminal B, there are m (=2 n ) resistors R.
is connected. The reference voltage formed by dividing by this resistor R is applied to m-1 comparison amplifiers.
It is supplied to one input terminal of C 1 to C n-1 . An analog input (video signal) is supplied to the other input terminals of the comparison amplifiers C 1 to C n-1 . The comparison amplifiers C1 to Cn-1 generate m-1 outputs corresponding to the level of the analog input, and these m-1 outputs are converted into n-bit codes.
「応用例」
Ａ／Ｄ変換器１のデイジタル出力から交流利得
制御信号と直流レベル制御信号とを形成するフイ
ードバツク構成としても良い。"Application Example" A feedback configuration may be used in which an AC gain control signal and a DC level control signal are generated from the digital output of the A/D converter 1.
また、Ａ／Ｄ変換器１は、パラレル形Ａ／Ｄ変
換器に限らず、入力アナログ信号のどのレンジを
そのデイジタル出力のダイナミツクレンジにする
かを定めるための制御端子を有する構成であれ
ば、他の構成のものを用いることができる。 Further, the A/D converter 1 is not limited to a parallel type A/D converter, but may be any configuration having a control terminal for determining which range of the input analog signal is to be the dynamic range of the digital output. , other configurations can be used.
「発明の効果」
この発明に依れば、入力アナログ信号の振幅及
び直流レベルに応じてＡ／Ｄ変換器の基準電圧の
上限値及び下限値を可変することで、利得及び直
流レベルを別個に制御できる。したがつて、アナ
ログ領域で振幅調整及び直流レベルの調整を行な
う必要がなく、雑音或いはひずみの発生を防止す
ることができる。ビデオ信号の場合は、利得調整
及び直流レベルの調整の両者を必要とすることが
多く、また、その帯域が広いので、この発明は、
ビデオ信号の処理に対して適用して好適である。
更に、この発明は、加算器及び減算器をＡ／Ｄ変
換器の制御端子に接続する簡単な構成のものであ
る。"Effects of the Invention" According to the present invention, the gain and the DC level can be adjusted separately by varying the upper and lower limits of the reference voltage of the A/D converter according to the amplitude and DC level of the input analog signal. Can be controlled. Therefore, it is not necessary to perform amplitude adjustment and DC level adjustment in the analog domain, and generation of noise or distortion can be prevented. In the case of video signals, both gain adjustment and DC level adjustment are often required, and the band is wide, so this invention
It is suitable for application to video signal processing.
Furthermore, the present invention has a simple configuration in which the adder and subtracter are connected to the control terminal of the A/D converter.
第１図は従来のＡ／Ｄ変換装置の構成を示すブ
ロツク図、第２図はこの発明の一実施例の基本的
構成を示すブロツク図、第３図はこの発明の一実
施例のブロツク図、第４図はこの発明の一実施例
に用いたＡ／Ｄ変換器の一部の接続図である。
１……Ａ／Ｄ変換器、３，４，６，７……加算
器、５……減算器、８……アナログ入力端子、９
……デイジタル出力端子、１８，１９，２４，２
５……減算増幅器。
FIG. 1 is a block diagram showing the configuration of a conventional A/D conversion device, FIG. 2 is a block diagram showing the basic configuration of an embodiment of the present invention, and FIG. 3 is a block diagram of an embodiment of the present invention. , FIG. 4 is a partial connection diagram of an A/D converter used in an embodiment of the present invention. 1...A/D converter, 3, 4, 6, 7...Adder, 5...Subtractor, 8...Analog input terminal, 9
...Digital output terminal, 18, 19, 24, 2
5... Subtraction amplifier.
Claims (1)
る制御入力端子を有し、この上限値及び下限値の
差分値を2nに区分し、入力アナログ信号をｎビツ
トのデイジタル信号に変換するＡ／Ｄ変換装置に
おいて、上記入力アナログ信号の交流分に対する
利得制御量を上記上限値及び下限値に対して夫々
加算及び減算する回路と、上記入力アナログ信号
の直流分に対する直流レベル制御量を上記上限値
及び下限値に対して夫々加算する回路とを備えて
いるＡ／Ｄ変換装置。1 A that has a control input terminal into which the set upper limit value and lower limit value are respectively input, divides the difference value between the upper limit value and lower limit value into 2 n , and converts the input analog signal into an n-bit digital signal. /D converter, a circuit that adds and subtracts a gain control amount for the AC component of the input analog signal from the upper limit value and a lower limit value, respectively; An A/D conversion device comprising a circuit that adds each value and a lower limit value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21429782A JPS59104826A (en) | 1982-12-07 | 1982-12-07 | Analog-digital converter |
Applications Claiming Priority (1)
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| JP21429782A JPS59104826A (en) | 1982-12-07 | 1982-12-07 | Analog-digital converter |
Publications (2)
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|---|---|
| JPS59104826A JPS59104826A (en) | 1984-06-16 |
| JPH0534855B2 true JPH0534855B2 (en) | 1993-05-25 |
Family
ID=16653394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21429782A Granted JPS59104826A (en) | 1982-12-07 | 1982-12-07 | Analog-digital converter |
Country Status (1)
| Country | Link |
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Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2569301B2 (en) * | 1985-03-08 | 1997-01-08 | カシオ計算機株式会社 | A / D converter |
| JPS61210721A (en) * | 1985-03-15 | 1986-09-18 | Canon Inc | Analog digital converter circuit |
| JPH0710093B2 (en) * | 1985-05-10 | 1995-02-01 | 松下電器産業株式会社 | Automatic black level setting circuit |
| JPH01309417A (en) * | 1988-06-07 | 1989-12-13 | R B Controls Kk | Pre-stage circuit for ad converter |
| JP2005094678A (en) * | 2003-09-19 | 2005-04-07 | Sanyo Electric Co Ltd | Video signal processor and television receiver |
| JP4426590B2 (en) * | 2004-12-17 | 2010-03-03 | パナソニック株式会社 | Variable gain analog-to-digital converter, gain-adjustable analog-digital converter gain adjustment method, and system including variable gain analog-to-digital converter |
| JP2006352442A (en) * | 2005-06-15 | 2006-12-28 | Seiko Epson Corp | Integrated circuit device, microcomputer, and electronic equipment |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5461453A (en) * | 1977-10-26 | 1979-05-17 | Hitachi Ltd | Analog-digital conversion circuit |
| JPS5617733B2 (en) * | 1975-06-24 | 1981-04-24 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5617733U (en) * | 1979-07-17 | 1981-02-16 |
-
1982
- 1982-12-07 JP JP21429782A patent/JPS59104826A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5617733B2 (en) * | 1975-06-24 | 1981-04-24 | ||
| JPS5461453A (en) * | 1977-10-26 | 1979-05-17 | Hitachi Ltd | Analog-digital conversion circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59104826A (en) | 1984-06-16 |
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