JPH05344527A - ディジタル閉ループ回路 - Google Patents
ディジタル閉ループ回路Info
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- JPH05344527A JPH05344527A JP4152129A JP15212992A JPH05344527A JP H05344527 A JPH05344527 A JP H05344527A JP 4152129 A JP4152129 A JP 4152129A JP 15212992 A JP15212992 A JP 15212992A JP H05344527 A JPH05344527 A JP H05344527A
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Abstract
(57)【要約】
【構成】 コアレベルＣI でコアリングを行う内側コア
リング回路６２と、コアレベルＣI より広いコアレベル
ＣO でコアリングを行う外側コアリング回路６４とを有
してなる二重コアリングブロック２９を設け、内側コア
リング回路６２を介して閉ループを収束させた後、外側
コアリング回路６４を介する経路に切り換える。 【効果】 閉ループ系において過渡応答が収束した後
に、外部ノイズや量子化ノイズの影響を受けることなく
安定した状態を得ることができる。
リング回路６２と、コアレベルＣI より広いコアレベル
ＣO でコアリングを行う外側コアリング回路６４とを有
してなる二重コアリングブロック２９を設け、内側コア
リング回路６２を介して閉ループを収束させた後、外側
コアリング回路６４を介する経路に切り換える。 【効果】 閉ループ系において過渡応答が収束した後
に、外部ノイズや量子化ノイズの影響を受けることなく
安定した状態を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、ＡＣＣ（Auto
matic Color Control ：自動色飽和度調整）やＡＧＣ
（Automatic Gain Control：自動利得制御）回路等のよ
うに、フィードバック経路を設けて閉ループを構成した
ディジタル閉ループ回路に関するものである。
matic Color Control ：自動色飽和度調整）やＡＧＣ
（Automatic Gain Control：自動利得制御）回路等のよ
うに、フィードバック経路を設けて閉ループを構成した
ディジタル閉ループ回路に関するものである。
【０００２】
【従来の技術】従来のフィードバック経路を設けて閉ル
ープを構成したディジタル閉ループ回路としては、例え
ば、テレビジョン受像機やビデオテープレコーダ等に設
けられるいわゆるＡＣＣ（Automatic Color Control ：
自動色飽和度調整）回路やＡＧＣ（Automatic Gain Con
trol：自動利得制御）回路等がある。
ープを構成したディジタル閉ループ回路としては、例え
ば、テレビジョン受像機やビデオテープレコーダ等に設
けられるいわゆるＡＣＣ（Automatic Color Control ：
自動色飽和度調整）回路やＡＧＣ（Automatic Gain Con
trol：自動利得制御）回路等がある。
【０００３】例えば、上記ＡＣＣ回路は、上記テレビジ
ョン受像機において受信電波の変動やアンテナ系の不整
合によって輝度信号と搬送色信号のレベル差が変動する
ことによって画面の飽和度が不規則に変化したり、チャ
ンネルの切り換えで飽和度だけが変化することがあるの
で、上記テレビジョン受像機の復調回路に加える搬送色
信号のレベルを一定に保つように動作する帯域増幅回路
の利得を自動調整するために設けられるものである。こ
のＡＣＣ回路は、バースト振幅値を基準値と比較して色
飽和度が常に一定のレベルに保たれるよう利得制御を行
うものであり、具体的には、図８に示すように構成され
るものである。
ョン受像機において受信電波の変動やアンテナ系の不整
合によって輝度信号と搬送色信号のレベル差が変動する
ことによって画面の飽和度が不規則に変化したり、チャ
ンネルの切り換えで飽和度だけが変化することがあるの
で、上記テレビジョン受像機の復調回路に加える搬送色
信号のレベルを一定に保つように動作する帯域増幅回路
の利得を自動調整するために設けられるものである。こ
のＡＣＣ回路は、バースト振幅値を基準値と比較して色
飽和度が常に一定のレベルに保たれるよう利得制御を行
うものであり、具体的には、図８に示すように構成され
るものである。
【０００４】この図８において、先ず、当該ＡＣＣ回路
の入力端子２１には搬送色信号が供給され、この搬送色
信号が乗算器２３を介してレベル検出回路２５に送られ
る。当該レベル検出回路２５は、上記搬送色信号のレベ
ルを検出するものである。ここで、クロマレベルはバー
スト信号のレベルにより決まるので、上記レベル検出回
路２５では、端子２２を介して供給されるテレビジョン
受像機の同期偏向系ブロックからのバーストゲートパル
スが例えば“Ｈ”（ハイレベル）のときに、上記搬送色
信号のレベルすなわちバースト振幅値を検出する。
の入力端子２１には搬送色信号が供給され、この搬送色
信号が乗算器２３を介してレベル検出回路２５に送られ
る。当該レベル検出回路２５は、上記搬送色信号のレベ
ルを検出するものである。ここで、クロマレベルはバー
スト信号のレベルにより決まるので、上記レベル検出回
路２５では、端子２２を介して供給されるテレビジョン
受像機の同期偏向系ブロックからのバーストゲートパル
スが例えば“Ｈ”（ハイレベル）のときに、上記搬送色
信号のレベルすなわちバースト振幅値を検出する。
【０００５】次に、当該ＡＣＣ回路では、上記レベル検
出回路２５からのレベル検出出力とリファレンスとの差
を積分することでループのゲインを決める。すなわち、
このＡＣＣ回路において、上記レベル検出回路２５から
出力されるレベル検出出力は、レベル基準値発生回路２
８からの所定のレベル基準値（リファレンス）が減算信
号として供給されている加算器２６に加算信号として送
られる。当該加算器２６からは上記レベル基準値と上記
レベル検出出力との差分が得られ、この差分出力が積分
器２７に送られる。この積分器２７で積分された積分出
力は上記乗算器２３に乗算係数として送られる。当該乗
算器２３では、上記入力端子２１からの搬送色信号に上
記積分器２７からの乗算係数が乗算される。この乗算器
２３からの乗算信号がＡＣＣ出力として出力端子２４か
ら出力され、後段のデコーダに送られる。
出回路２５からのレベル検出出力とリファレンスとの差
を積分することでループのゲインを決める。すなわち、
このＡＣＣ回路において、上記レベル検出回路２５から
出力されるレベル検出出力は、レベル基準値発生回路２
８からの所定のレベル基準値（リファレンス）が減算信
号として供給されている加算器２６に加算信号として送
られる。当該加算器２６からは上記レベル基準値と上記
レベル検出出力との差分が得られ、この差分出力が積分
器２７に送られる。この積分器２７で積分された積分出
力は上記乗算器２３に乗算係数として送られる。当該乗
算器２３では、上記入力端子２１からの搬送色信号に上
記積分器２７からの乗算係数が乗算される。この乗算器
２３からの乗算信号がＡＣＣ出力として出力端子２４か
ら出力され、後段のデコーダに送られる。
【０００６】
【発明が解決しようとする課題】ここで、上述したよう
なＡＣＣ回路においては、過渡応答が収束した時点で、
上記レベル検出回路２５からのレベル検出値と上記レベ
ル基準値発生回路２８からのレベル基準値との差分がゼ
ロ（レベル検出−レベル基準値＝０）となる。
なＡＣＣ回路においては、過渡応答が収束した時点で、
上記レベル検出回路２５からのレベル検出値と上記レベ
ル基準値発生回路２８からのレベル基準値との差分がゼ
ロ（レベル検出−レベル基準値＝０）となる。
【０００７】ところが、上記ＡＣＣ回路を例えばディジ
タル化した場合には、量子化に伴う有限語長の影響によ
り、上記レベル基準値付近でレベルが振動したり（ルー
プが振動したり）、外部ノイズや量子化ノイズ等により
レベルが揺すられたり（ループが揺すられたり）する。
すなわち、外部ノイズや量子化ノイズ等の影響で閉ルー
プ系の過渡応答が収束した後でも、上記バースト信号の
レベル検出値が変動して不安定になる場合がある。
タル化した場合には、量子化に伴う有限語長の影響によ
り、上記レベル基準値付近でレベルが振動したり（ルー
プが振動したり）、外部ノイズや量子化ノイズ等により
レベルが揺すられたり（ループが揺すられたり）する。
すなわち、外部ノイズや量子化ノイズ等の影響で閉ルー
プ系の過渡応答が収束した後でも、上記バースト信号の
レベル検出値が変動して不安定になる場合がある。
【０００８】そこで、本発明は、上述のような実情に鑑
みて提案されたものであり、閉ループ系において過渡応
答が収束した後に、外部ノイズや量子化ノイズの影響を
受けることなく安定した状態を得ることができるディジ
タル閉ループ回路を提供することを目的とするものであ
る。
みて提案されたものであり、閉ループ系において過渡応
答が収束した後に、外部ノイズや量子化ノイズの影響を
受けることなく安定した状態を得ることができるディジ
タル閉ループ回路を提供することを目的とするものであ
る。
【０００９】
【課題を解決するための手段】本発明のディジタル閉ル
ープ回路は、上述の目的を達成するために提案されたも
のであり、フィードバック経路を設けて閉ループを構成
したディジタル閉ループ回路において、第一のレベル範
囲の入力信号に対して一定レベルの出力信号を発生し、
かつ当該第一のレベル範囲以外の入力信号に対して当該
入力信号のレベルに略比例したレベルの出力信号を発生
する第一のコアリング手段と、上記第一のレベル範囲を
含むと共に当該第一のレベル範囲より広い第二のレベル
範囲の入力信号に対して一定レベルの出力信号を発生
し、かつ当該第二のレベル範囲以外の入力信号に対して
当該入力信号のレベルに略比例したレベルの出力信号を
発生する第二のコアリング手段とを有し、上記第一のコ
アリング手段を介して上記閉ループを収束させた後、上
記第二のコアリング手段を介するようにしたものであ
る。
ープ回路は、上述の目的を達成するために提案されたも
のであり、フィードバック経路を設けて閉ループを構成
したディジタル閉ループ回路において、第一のレベル範
囲の入力信号に対して一定レベルの出力信号を発生し、
かつ当該第一のレベル範囲以外の入力信号に対して当該
入力信号のレベルに略比例したレベルの出力信号を発生
する第一のコアリング手段と、上記第一のレベル範囲を
含むと共に当該第一のレベル範囲より広い第二のレベル
範囲の入力信号に対して一定レベルの出力信号を発生
し、かつ当該第二のレベル範囲以外の入力信号に対して
当該入力信号のレベルに略比例したレベルの出力信号を
発生する第二のコアリング手段とを有し、上記第一のコ
アリング手段を介して上記閉ループを収束させた後、上
記第二のコアリング手段を介するようにしたものであ
る。
【００１０】
【作用】本発明のディジタル閉ループ回路によれば、先
ず、第一のコアリング手段を介するフィードバック経路
を構成して、この第一のコアリング手段で過渡応答を収
束させた後、この第一のコアリング手段よりもコアレベ
ルの大きい第二のコアリング手段を介するフィードバッ
ク経路に切り換えることで、外部ノイズや量子化ノイズ
等の閉ループ系の不安定要素に対して、より安定な状態
を得るようにしている。
ず、第一のコアリング手段を介するフィードバック経路
を構成して、この第一のコアリング手段で過渡応答を収
束させた後、この第一のコアリング手段よりもコアレベ
ルの大きい第二のコアリング手段を介するフィードバッ
ク経路に切り換えることで、外部ノイズや量子化ノイズ
等の閉ループ系の不安定要素に対して、より安定な状態
を得るようにしている。
【００１１】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。
説明する。
【００１２】本発明実施例のディジタル閉ループ回路
は、例えば図１に示すＡＣＣ回路のようにフィードバッ
ク経路を設けて閉ループを構成したディジタル閉ループ
回路であって、第一のレベル範囲（コアレベルＣI ）の
入力信号（前記加算器２６の出力信号）に対して一定レ
ベルの出力信号を発生しかつ当該コアレベルＣI 以外の
入力信号に対して当該入力信号のレベルに略比例したレ
ベルの出力信号を発生する第一のコアリング手段である
内側コアリング回路６２と、上記コアレベルＣIを含む
と共に当該コアレベルＣI より広い第二のレベル範囲
（コアレベルＣO ）の入力信号に対して一定レベルの出
力信号を発生しかつ当該コアレベルＣO 以外の入力信号
に対して当該入力信号のレベルに略比例したレベルの出
力信号を発生する第二のコアリング手段である外側コア
リング回路６４とからなる二重コアリングブロック２９
を有し、上記内側コアリング回路６２を介して上記フィ
ードバック経路の閉ループを収束させた後、上記外側コ
アリング回路６４を介するフィードバック経路に切り換
えるようにしたものである。
は、例えば図１に示すＡＣＣ回路のようにフィードバッ
ク経路を設けて閉ループを構成したディジタル閉ループ
回路であって、第一のレベル範囲（コアレベルＣI ）の
入力信号（前記加算器２６の出力信号）に対して一定レ
ベルの出力信号を発生しかつ当該コアレベルＣI 以外の
入力信号に対して当該入力信号のレベルに略比例したレ
ベルの出力信号を発生する第一のコアリング手段である
内側コアリング回路６２と、上記コアレベルＣIを含む
と共に当該コアレベルＣI より広い第二のレベル範囲
（コアレベルＣO ）の入力信号に対して一定レベルの出
力信号を発生しかつ当該コアレベルＣO 以外の入力信号
に対して当該入力信号のレベルに略比例したレベルの出
力信号を発生する第二のコアリング手段である外側コア
リング回路６４とからなる二重コアリングブロック２９
を有し、上記内側コアリング回路６２を介して上記フィ
ードバック経路の閉ループを収束させた後、上記外側コ
アリング回路６４を介するフィードバック経路に切り換
えるようにしたものである。
【００１３】なお、この図１において、前述した図８と
同様の構成要素には、同一の指示符号を付してその説明
については省略する。
同様の構成要素には、同一の指示符号を付してその説明
については省略する。
【００１４】ここで、本実施例のディジタル閉ループ回
路（ＡＣＣ回路）においては、前述したようなＡＣＣ回
路のディジタル化によって発生する上記バースト信号の
レベル検出値の変動（ループの振動等）を防止するため
に、上記フィードバック経路にコアリングをかけるよう
にしている。すなわち、この図１の構成においては、上
記加算器２６の後段（上記積分器２７の前段）にコアリ
ング処理を行う構成（上記内側コアリング回路６２及び
外側コアリング回路６４を有する二重コアリングブロッ
ク２９）を設けるようにしている。
路（ＡＣＣ回路）においては、前述したようなＡＣＣ回
路のディジタル化によって発生する上記バースト信号の
レベル検出値の変動（ループの振動等）を防止するため
に、上記フィードバック経路にコアリングをかけるよう
にしている。すなわち、この図１の構成においては、上
記加算器２６の後段（上記積分器２７の前段）にコアリ
ング処理を行う構成（上記内側コアリング回路６２及び
外側コアリング回路６４を有する二重コアリングブロッ
ク２９）を設けるようにしている。
【００１５】なお、上記コアリングとは、例えば図２の
(a) に示すように、コアレベルをＣ（Ｃ＞０）とし、コ
アリング手段への入力（コア入力）をｘ、コアリング手
段からの出力（コア出力）をｙとした場合において、上
記コア入力（ｘ）がコアレベル（−Ｃ）以下の場合には
コア出力（ｙ）をｙ＝ｘ＋Ｃとし、コア入力（ｘ）がコ
アレベル（＋Ｃ）以上の場合にはコア出力（ｙ）をｙ＝
ｘ−Ｃとし、コア入力（ｘ）がコアレベル（−Ｃ）及び
（＋Ｃ）に対して（−Ｃ＜ｘ＜Ｃ）の場合にはコア出力
（ｙ）をｙ＝０とするものである。すなわち、ｘ≦−Ｃ
のときｙ＝ｘ＋Ｃで、ｘ≦Ｃのときｙ＝ｘ−Ｃで、−Ｃ
＜ｘ＜Ｃのときｙ＝０となる。また、コア無しの場合
（コアレベルを０とした場合）には図２の(a) に示すよ
うに、ｙ＝ｘとなる。
(a) に示すように、コアレベルをＣ（Ｃ＞０）とし、コ
アリング手段への入力（コア入力）をｘ、コアリング手
段からの出力（コア出力）をｙとした場合において、上
記コア入力（ｘ）がコアレベル（−Ｃ）以下の場合には
コア出力（ｙ）をｙ＝ｘ＋Ｃとし、コア入力（ｘ）がコ
アレベル（＋Ｃ）以上の場合にはコア出力（ｙ）をｙ＝
ｘ−Ｃとし、コア入力（ｘ）がコアレベル（−Ｃ）及び
（＋Ｃ）に対して（−Ｃ＜ｘ＜Ｃ）の場合にはコア出力
（ｙ）をｙ＝０とするものである。すなわち、ｘ≦−Ｃ
のときｙ＝ｘ＋Ｃで、ｘ≦Ｃのときｙ＝ｘ−Ｃで、−Ｃ
＜ｘ＜Ｃのときｙ＝０となる。また、コア無しの場合
（コアレベルを０とした場合）には図２の(a) に示すよ
うに、ｙ＝ｘとなる。
【００１６】ところで、本実施例のディジタル閉ループ
回路における前述した量子化に伴う有限語長の影響によ
る上記レベル基準値付近でのループの振動に対しては、
例えば図３の(a) に示すようなコアレベルＣI の入力信
号に対して一定レベルの出力信号を発生しかつ当該コア
レベルＣI 以外の入力信号に対して当該入力信号のレベ
ルに略比例したレベルの出力信号を発生する上記内側コ
アリング回路６２をフィードバック経路に挿入すること
で対応することができる。
回路における前述した量子化に伴う有限語長の影響によ
る上記レベル基準値付近でのループの振動に対しては、
例えば図３の(a) に示すようなコアレベルＣI の入力信
号に対して一定レベルの出力信号を発生しかつ当該コア
レベルＣI 以外の入力信号に対して当該入力信号のレベ
ルに略比例したレベルの出力信号を発生する上記内側コ
アリング回路６２をフィードバック経路に挿入すること
で対応することができる。
【００１７】ところが、この場合、前記入力端子２１へ
のクロマレベルが例えば小さくなるような場合には、当
該内側コアリング回路６２における上記コアレベルＣI
を大きくする必要がある。ここで、上記ＡＣＣ回路にお
いて上記積分器２７の前段にてコアリング処理を施すと
いうことは、式(1) に示すように、 ａ−レベル基準値＝±ＣI ・・・・・(1) で過渡応答が収束することを意味する。ただし、この式
(1) 中のＣI は内側コアリング回路６２のコアレベル
で、ａはバーストレベルである。また、この式(1)は、
式(2) に示すように、 ａ＝レベル基準値±ＣI ・・・・・(2) と変形できるが、これは、ＡＣＣ回路がオフセットを持
った状態で過渡応答が終了することを意味する。したが
って、上記内側コアリング回路６２における上記コアレ
ベルＣI を大きくするということは、オフセットを大き
くすることに等しく好ましくない。
のクロマレベルが例えば小さくなるような場合には、当
該内側コアリング回路６２における上記コアレベルＣI
を大きくする必要がある。ここで、上記ＡＣＣ回路にお
いて上記積分器２７の前段にてコアリング処理を施すと
いうことは、式(1) に示すように、 ａ−レベル基準値＝±ＣI ・・・・・(1) で過渡応答が収束することを意味する。ただし、この式
(1) 中のＣI は内側コアリング回路６２のコアレベル
で、ａはバーストレベルである。また、この式(1)は、
式(2) に示すように、 ａ＝レベル基準値±ＣI ・・・・・(2) と変形できるが、これは、ＡＣＣ回路がオフセットを持
った状態で過渡応答が終了することを意味する。したが
って、上記内側コアリング回路６２における上記コアレ
ベルＣI を大きくするということは、オフセットを大き
くすることに等しく好ましくない。
【００１８】また、上記内側コアリング回路６２によっ
て上記ループの振動が止まったとしても、前述したよう
に、外部ノイズや量子化ノイズ等の影響によって、上記
コアレベルＣI 近辺でループが揺すられる。
て上記ループの振動が止まったとしても、前述したよう
に、外部ノイズや量子化ノイズ等の影響によって、上記
コアレベルＣI 近辺でループが揺すられる。
【００１９】このようなことからは、本実施例のディジ
タル閉ループ回路（ＡＣＣ回路）においては、上記二重
コアリングブロック２９内に、上述したようなループの
振動を止めるための図３の(a) に示すような上記コアレ
ベルＣI の内側コアリング回路６２と共に、上記外部ノ
イズや量子化ノイズ等の影響によってループが揺すられ
る場合の対策として、上記コアレベルＣI を含むと共に
当該コアレベルＣI より広い図３の(a) に示すような上
記コアレベルＣO の入力信号に対して一定レベルの出力
信号を発生しかつ当該コアレベルＣO 以外の入力信号に
対して当該入力信号レベルに略比例したレベルの出力信
号を発生する上記外側コアリング回路６４をも設けてい
る。
タル閉ループ回路（ＡＣＣ回路）においては、上記二重
コアリングブロック２９内に、上述したようなループの
振動を止めるための図３の(a) に示すような上記コアレ
ベルＣI の内側コアリング回路６２と共に、上記外部ノ
イズや量子化ノイズ等の影響によってループが揺すられ
る場合の対策として、上記コアレベルＣI を含むと共に
当該コアレベルＣI より広い図３の(a) に示すような上
記コアレベルＣO の入力信号に対して一定レベルの出力
信号を発生しかつ当該コアレベルＣO 以外の入力信号に
対して当該入力信号レベルに略比例したレベルの出力信
号を発生する上記外側コアリング回路６４をも設けてい
る。
【００２０】すなわち、本実施例においては、上記内側
コアリング回路６２によって過渡応答が収束した後、コ
アレベルの大きい上記外側コアリング回路６４に切り換
えるようにすることで、例えば上記コアレベルＣI 近辺
でバーストのレベル検出値が変動したとしてもコア出力
（ｙ）は一定（ｙ＝０）となり、ＡＣＣ回路のループゲ
インを一定にすることを可能としている。また、本実施
例のディジタル閉ループ回路では、このようにコアリン
グ処理を二重に施すようにすることで、上記内側コアリ
ング回路６２でのコアレベルＣI を小さくすることもで
きるようになっている。
コアリング回路６２によって過渡応答が収束した後、コ
アレベルの大きい上記外側コアリング回路６４に切り換
えるようにすることで、例えば上記コアレベルＣI 近辺
でバーストのレベル検出値が変動したとしてもコア出力
（ｙ）は一定（ｙ＝０）となり、ＡＣＣ回路のループゲ
インを一定にすることを可能としている。また、本実施
例のディジタル閉ループ回路では、このようにコアリン
グ処理を二重に施すようにすることで、上記内側コアリ
ング回路６２でのコアレベルＣI を小さくすることもで
きるようになっている。
【００２１】なお、上記外側コアリング回路６４におけ
る上記コアレベルＣO については、例えばチャンネル切
り換え時，ＶＴＲノイズバー等によりクロマレベルが変
化した場合に、コアが外れるようなレベルに設定してい
る。
る上記コアレベルＣO については、例えばチャンネル切
り換え時，ＶＴＲノイズバー等によりクロマレベルが変
化した場合に、コアが外れるようなレベルに設定してい
る。
【００２２】再び図１に戻って、本実施例のディジタル
閉ループ回路の上記二重コアリングブロック２９の構成
及び動作について説明する。
閉ループ回路の上記二重コアリングブロック２９の構成
及び動作について説明する。
【００２３】この図１において、前記加算器２６の出力
信号（前記差分出力）は、上記二重コアリングブロック
２９の入力端子６１を介して上記内側コアリング回路６
２及び外側コアリング回路６４に送られる。上記内側コ
アリング回路６２の出力端子はセレクタ６６の被切換端
子ａと接続され、上記外側コアリング回路６４の出力端
子はセレクタ６６の被切換端子ｂと接続されている。ま
た、このセレクタ６６の共通端子は、当該二重コアリン
グブロック２９の出力端子６７を介して前記積分器２７
の入力端子と接続されており、これによりフィードバッ
ク経路が構成されている。したがって、上記セレクタ６
６の何れかの被切換端子を選ぶかによって、上記フィー
ドバック経路に上記コアリング回路６２，６４の何れが
接続されるかが決定されることになる。
信号（前記差分出力）は、上記二重コアリングブロック
２９の入力端子６１を介して上記内側コアリング回路６
２及び外側コアリング回路６４に送られる。上記内側コ
アリング回路６２の出力端子はセレクタ６６の被切換端
子ａと接続され、上記外側コアリング回路６４の出力端
子はセレクタ６６の被切換端子ｂと接続されている。ま
た、このセレクタ６６の共通端子は、当該二重コアリン
グブロック２９の出力端子６７を介して前記積分器２７
の入力端子と接続されており、これによりフィードバッ
ク経路が構成されている。したがって、上記セレクタ６
６の何れかの被切換端子を選ぶかによって、上記フィー
ドバック経路に上記コアリング回路６２，６４の何れが
接続されるかが決定されることになる。
【００２４】このようなことから、上述したように上記
内側コアリング回路６２で過渡応答を収束させた後上記
外側コアリング回路６４側にフィードバック経路を切り
換える制御（セレクタ６６の被切換端子の切換制御）を
行うためには、先ず、上記セレクタ６６の被切換端子ａ
側を選ぶと共に上記内側コアリング回路６２側のフィー
ドバック経路によるループが収束状態にあるかどうかを
判断し、この内側コアリング回路６２側のフィードバッ
ク経路によるループが収束状態になったと判断したなら
ば、上記セレクタ６６の被切換端子ｂ側を選ぶような判
断及び切換制御を行わなければならない。
内側コアリング回路６２で過渡応答を収束させた後上記
外側コアリング回路６４側にフィードバック経路を切り
換える制御（セレクタ６６の被切換端子の切換制御）を
行うためには、先ず、上記セレクタ６６の被切換端子ａ
側を選ぶと共に上記内側コアリング回路６２側のフィー
ドバック経路によるループが収束状態にあるかどうかを
判断し、この内側コアリング回路６２側のフィードバッ
ク経路によるループが収束状態になったと判断したなら
ば、上記セレクタ６６の被切換端子ｂ側を選ぶような判
断及び切換制御を行わなければならない。
【００２５】すなわち、本実施例では、図３の(a) 及び
(b) に示すように、前記コア入力（ｘ）が領域Ｅ3 と領
域Ｅ4 内にある場合すなわちコアレベルＣI 内にある場
合には上記外側コアリング回路６４側を選び、前記コア
入力（ｘ）が領域Ｅ1 と領域Ｅ6 内にある場合すなわち
コアレベルＣI 内でもまたコアレベルＣO 内でもない場
合には上記内側コアリング回路６２側を選ぶようにして
いる。また、前記コア入力（ｘ）が領域Ｅ2 と領域Ｅ5
内にある場合すなわちコアレベルＣO 内でかつコアレベ
ルＣI の外となっている場合において、過渡応答が収束
する過程にある場合には上記内側コアリング回路６２側
を選び、過渡応答が収束した後で外部ノイズ等により前
記レベル検出回路２５のレベル検出値が変化している場
合には上記外側コアリング回路６４側を選ぶようにして
いる。
(b) に示すように、前記コア入力（ｘ）が領域Ｅ3 と領
域Ｅ4 内にある場合すなわちコアレベルＣI 内にある場
合には上記外側コアリング回路６４側を選び、前記コア
入力（ｘ）が領域Ｅ1 と領域Ｅ6 内にある場合すなわち
コアレベルＣI 内でもまたコアレベルＣO 内でもない場
合には上記内側コアリング回路６２側を選ぶようにして
いる。また、前記コア入力（ｘ）が領域Ｅ2 と領域Ｅ5
内にある場合すなわちコアレベルＣO 内でかつコアレベ
ルＣI の外となっている場合において、過渡応答が収束
する過程にある場合には上記内側コアリング回路６２側
を選び、過渡応答が収束した後で外部ノイズ等により前
記レベル検出回路２５のレベル検出値が変化している場
合には上記外側コアリング回路６４側を選ぶようにして
いる。
【００２６】本実施例においては、上述したような内側
コアリング回路６２と外側コアリング回路６４の切り換
え選択の判断及び、当該内側コアリング回路６２と外側
コアリング回路６４を切り換えるためのセレクタ６６の
切換制御信号（コア切換信号ＳＥＬ）の発生を、孤立点
除去回路６３及び判定回路６５によって行うようにして
いる。
コアリング回路６２と外側コアリング回路６４の切り換
え選択の判断及び、当該内側コアリング回路６２と外側
コアリング回路６４を切り換えるためのセレクタ６６の
切換制御信号（コア切換信号ＳＥＬ）の発生を、孤立点
除去回路６３及び判定回路６５によって行うようにして
いる。
【００２７】これら孤立点除去回路６３及び判定回路６
５では、以下のようにして上記切り換え選択の判断及び
コア切換信号ＳＥＬの発生を行うようにしている。
５では、以下のようにして上記切り換え選択の判断及び
コア切換信号ＳＥＬの発生を行うようにしている。
【００２８】先ず、上記内側コアリング回路６２から
は、図３の(c) に示すような内側コア制御信号ＣＮＴI
も出力され、この内側コア制御信号ＣＮＴI が上記孤立
点除去回路６３に送られる。なお、上記内側コア制御信
号ＣＮＴI は、例えば“Ｌ”（ローレベル或いは
“０”）のときには上記コア入力（ｘ）が上記内側コア
リング回路６２でコアのかからないレベル（コアレベル
ＣI より大）であることを示し、“Ｈ”（ハイレベル或
いは“１”）のときには内側コアリング回路６２でコア
のかかるレベル（コアレベルＣI 内）であることを示し
ている。
は、図３の(c) に示すような内側コア制御信号ＣＮＴI
も出力され、この内側コア制御信号ＣＮＴI が上記孤立
点除去回路６３に送られる。なお、上記内側コア制御信
号ＣＮＴI は、例えば“Ｌ”（ローレベル或いは
“０”）のときには上記コア入力（ｘ）が上記内側コア
リング回路６２でコアのかからないレベル（コアレベル
ＣI より大）であることを示し、“Ｈ”（ハイレベル或
いは“１”）のときには内側コアリング回路６２でコア
のかかるレベル（コアレベルＣI 内）であることを示し
ている。
【００２９】上記孤立点除去回路６３は、上記内側コア
制御信号ＣＮＴI が例えば連続して“Ｈ”となっている
ときに“Ｈ”レベルとなると共にそれ以外のときに
“Ｌ”レベルとなる孤立点除去信号ＩＳを出力するもの
であり、この孤立点除去信号ＩＳが上記判定回路６５に
送られる。なお、上記内側コア制御信号ＣＮＴI が連続
して“Ｈ”となるときに、上記内側コアリング回路６２
のフィードバック経路が収束することになる。
制御信号ＣＮＴI が例えば連続して“Ｈ”となっている
ときに“Ｈ”レベルとなると共にそれ以外のときに
“Ｌ”レベルとなる孤立点除去信号ＩＳを出力するもの
であり、この孤立点除去信号ＩＳが上記判定回路６５に
送られる。なお、上記内側コア制御信号ＣＮＴI が連続
して“Ｈ”となるときに、上記内側コアリング回路６２
のフィードバック経路が収束することになる。
【００３０】一方、上記外側コアリング回路６４からも
上記内側コアリング回路６２と同様で上記コアレベルＣ
O に対応する信号（図３の(d) に示すような外側コア制
御信号ＣＮＴO ）が出力されるようになっており、この
外側コア制御信号ＣＮＴO も上記判定回路６５に送られ
るようになっている。
上記内側コアリング回路６２と同様で上記コアレベルＣ
O に対応する信号（図３の(d) に示すような外側コア制
御信号ＣＮＴO ）が出力されるようになっており、この
外側コア制御信号ＣＮＴO も上記判定回路６５に送られ
るようになっている。
【００３１】当該判定回路６５は、上記外側コア制御信
号ＣＮＴO と上記孤立点除去信号ＩＳ（内側コア制御信
号ＣＮＴI ）の“Ｈ”又は“Ｌ”に基づいて、表１に示
すような上記セレクタ６６へのコア切換信号ＳＥＬを出
力するものである。なお、上記セレクタ６６は、上記コ
ア切換信号ＳＥＬが例えば“Ｌ”のときに被切換端子ａ
側が選ばれ、コア切換信号ＳＥＬが例えば“Ｈ”のとき
に被切換端子ｂ側が選ばれるものである。
号ＣＮＴO と上記孤立点除去信号ＩＳ（内側コア制御信
号ＣＮＴI ）の“Ｈ”又は“Ｌ”に基づいて、表１に示
すような上記セレクタ６６へのコア切換信号ＳＥＬを出
力するものである。なお、上記セレクタ６６は、上記コ
ア切換信号ＳＥＬが例えば“Ｌ”のときに被切換端子ａ
側が選ばれ、コア切換信号ＳＥＬが例えば“Ｈ”のとき
に被切換端子ｂ側が選ばれるものである。
【００３２】
【表１】
【００３３】なお、この表１に示すように、前記コア入
力（ｘ）が領域Ｅ2 と領域Ｅ5 内にある場合の上記内側
コアリング回路６２側と外側コアリング回路６４側との
切り換えは、具体的には１Ｈ前（１水平期間前）の上記
コア切換信号ＳＥＬが“Ｌ”の時は内側コアリング回路
６２側に、また１Ｈ前（１水平期間前）の上記コア切換
信号ＳＥＬが“Ｈ”のときは外側コアリング回路６４側
になるような切り換えを行うようにする。
力（ｘ）が領域Ｅ2 と領域Ｅ5 内にある場合の上記内側
コアリング回路６２側と外側コアリング回路６４側との
切り換えは、具体的には１Ｈ前（１水平期間前）の上記
コア切換信号ＳＥＬが“Ｌ”の時は内側コアリング回路
６２側に、また１Ｈ前（１水平期間前）の上記コア切換
信号ＳＥＬが“Ｈ”のときは外側コアリング回路６４側
になるような切り換えを行うようにする。
【００３４】すなわち、この表１において、上記判定回
路６５は、コア入力（ｘ）が領域Ｅ 1 と領域Ｅ6 で内側
コア制御信号ＣＮＴI と外側コア制御信号ＣＮＴO 及び
１Ｈ前のコア切換信号ＳＥＬが全て“Ｌ”のときにコア
切換信号ＳＥＬを“Ｌ”とし、コア入力（ｘ）が領域Ｅ
2 と領域Ｅ5 で内側コア制御信号ＣＮＴI と１Ｈ前のコ
ア切換信号ＳＥＬが“Ｌ”となり外側コア制御信号ＣＮ
ＴO が“Ｈ”のときにコア切換信号ＳＥＬを“Ｌ”と
し、コア入力（ｘ）が領域Ｅ3 と領域Ｅ4 で内側コア制
御信号ＣＮＴI と外側コア制御信号ＣＮＴO が“Ｈ”と
なり１Ｈ前のコア切換信号ＳＥＬが“Ｌ”のときにコア
切換信号ＳＥＬを“Ｈ”とし、コア入力（ｘ）が領域Ｅ
1 と領域Ｅ6 で内側コア制御信号ＣＮＴI と外側コア制
御信号ＣＮＴO が“Ｌ”となり１Ｈ前のコア切換信号Ｓ
ＥＬが“Ｈ”のときにコア切換信号ＳＥＬを“Ｌ”と
し、コア入力（ｘ）が領域Ｅ2 と領域Ｅ5 で外側コア制
御信号ＣＮＴO と１Ｈ前のコア切換信号ＳＥＬが“Ｈ”
となり内側コア制御信号ＣＮＴ I が“Ｌ”のときにコア
切換信号ＳＥＬを“Ｈ”とし、コア入力（ｘ）が領域Ｅ
3 と領域Ｅ4 で内側コア制御信号ＣＮＴI と外側コア制
御信号ＣＮＴO 及び１Ｈ前のコア切換信号ＳＥＬが全て
“Ｈ”のときにコア切換信号ＳＥＬを“Ｈ”としてい
る。
路６５は、コア入力（ｘ）が領域Ｅ 1 と領域Ｅ6 で内側
コア制御信号ＣＮＴI と外側コア制御信号ＣＮＴO 及び
１Ｈ前のコア切換信号ＳＥＬが全て“Ｌ”のときにコア
切換信号ＳＥＬを“Ｌ”とし、コア入力（ｘ）が領域Ｅ
2 と領域Ｅ5 で内側コア制御信号ＣＮＴI と１Ｈ前のコ
ア切換信号ＳＥＬが“Ｌ”となり外側コア制御信号ＣＮ
ＴO が“Ｈ”のときにコア切換信号ＳＥＬを“Ｌ”と
し、コア入力（ｘ）が領域Ｅ3 と領域Ｅ4 で内側コア制
御信号ＣＮＴI と外側コア制御信号ＣＮＴO が“Ｈ”と
なり１Ｈ前のコア切換信号ＳＥＬが“Ｌ”のときにコア
切換信号ＳＥＬを“Ｈ”とし、コア入力（ｘ）が領域Ｅ
1 と領域Ｅ6 で内側コア制御信号ＣＮＴI と外側コア制
御信号ＣＮＴO が“Ｌ”となり１Ｈ前のコア切換信号Ｓ
ＥＬが“Ｈ”のときにコア切換信号ＳＥＬを“Ｌ”と
し、コア入力（ｘ）が領域Ｅ2 と領域Ｅ5 で外側コア制
御信号ＣＮＴO と１Ｈ前のコア切換信号ＳＥＬが“Ｈ”
となり内側コア制御信号ＣＮＴ I が“Ｌ”のときにコア
切換信号ＳＥＬを“Ｈ”とし、コア入力（ｘ）が領域Ｅ
3 と領域Ｅ4 で内側コア制御信号ＣＮＴI と外側コア制
御信号ＣＮＴO 及び１Ｈ前のコア切換信号ＳＥＬが全て
“Ｈ”のときにコア切換信号ＳＥＬを“Ｈ”としてい
る。
【００３５】次に、上記内側コアリング回路６２，外側
コアリング回路６４の具体的構成を図４に示す。なお、
通常のコアリング回路は、コア入力（ｘ）とコアレベル
Ｃの大小関係を求めるコンパレータを用いるが、本実施
例では、回路規模を小さくするために当該図４に示す構
成としている。
コアリング回路６４の具体的構成を図４に示す。なお、
通常のコアリング回路は、コア入力（ｘ）とコアレベル
Ｃの大小関係を求めるコンパレータを用いるが、本実施
例では、回路規模を小さくするために当該図４に示す構
成としている。
【００３６】この図４において、入力端子３１を介して
供給されたコア入力（ｘ）は加算器３２に送られると共
に、当該コア入力（ｘ）のサインビット（Ｓ0 ）はレジ
スタ３４に送られる。当該レジスタ３４は、上記コア入
力（ｘ）のサインビット（Ｓ 0 ）が“０”の時（コア入
力（ｘ）が正の時）には保持しているコアレベル（Ｃ）
のデータのビット反転を行ってコアレベル（−Ｃ）のデ
ータを作って上記加算器３２に送り、上記コア入力
（ｘ）のサインビット（Ｓ0 ）が“１”の時（コア入力
（ｘ）が負の時）には保持しているコアレベルＣのデー
タをそのまま上記加算器３２に送る。すなわち、上記レ
ジスタ３４の出力Ｒは、Ｓ0 ＝１のときＲ＝Ｃとなり、
Ｓ0 ＝０のときＲ＝−Ｃとなる。上記加算器３２では、
上記コア入力（ｘ）のデータと上記レジスタ３４の出力
Ｒのデータとの加算を行い、その加算出力（Ａ）がセレ
クタ３６の一方の被選択端子に送られる。
供給されたコア入力（ｘ）は加算器３２に送られると共
に、当該コア入力（ｘ）のサインビット（Ｓ0 ）はレジ
スタ３４に送られる。当該レジスタ３４は、上記コア入
力（ｘ）のサインビット（Ｓ 0 ）が“０”の時（コア入
力（ｘ）が正の時）には保持しているコアレベル（Ｃ）
のデータのビット反転を行ってコアレベル（−Ｃ）のデ
ータを作って上記加算器３２に送り、上記コア入力
（ｘ）のサインビット（Ｓ0 ）が“１”の時（コア入力
（ｘ）が負の時）には保持しているコアレベルＣのデー
タをそのまま上記加算器３２に送る。すなわち、上記レ
ジスタ３４の出力Ｒは、Ｓ0 ＝１のときＲ＝Ｃとなり、
Ｓ0 ＝０のときＲ＝−Ｃとなる。上記加算器３２では、
上記コア入力（ｘ）のデータと上記レジスタ３４の出力
Ｒのデータとの加算を行い、その加算出力（Ａ）がセレ
クタ３６の一方の被選択端子に送られる。
【００３７】また、上記入力端子３１を介したコア入力
（ｘ）のサインビット（Ｓ0 ）は、排他的論理和ゲート
（ＥＸ−ＯＲ）３３の一方の入力端子にも送られるよう
になっている。この排他的論理和ゲート３３の他方の入
力端子には、上記加算器３２の加算出力のサインビット
（Ｓ1 ）が供給されるようになっている。すなわち、当
該排他的論理和ゲート３３では、上記コア入力（ｘ）と
上記加算出力（Ａ）の符号が比較される。ここで、前述
した図２の(a) のｙ＝０となる境界では、上記コア入力
（ｘ）のサインビット（Ｓ0 ）と上記加算出力（Ａ）の
サインビット（Ｓ1 ）とが異なるので、これを上記排他
的論理和ゲート３３での排他的論理和演算により検出し
ている。当該ゲート３３の出力が上記セレクタ３６の選
択制御信号入力端子ＳＷに送られるようになっている。
なお、この排他的論理和ゲート３３の出力は、端子３７
からコア切換信号（内側コア切換信号或いは外側コア切
換信号）として出力されるようにもなっている。
（ｘ）のサインビット（Ｓ0 ）は、排他的論理和ゲート
（ＥＸ−ＯＲ）３３の一方の入力端子にも送られるよう
になっている。この排他的論理和ゲート３３の他方の入
力端子には、上記加算器３２の加算出力のサインビット
（Ｓ1 ）が供給されるようになっている。すなわち、当
該排他的論理和ゲート３３では、上記コア入力（ｘ）と
上記加算出力（Ａ）の符号が比較される。ここで、前述
した図２の(a) のｙ＝０となる境界では、上記コア入力
（ｘ）のサインビット（Ｓ0 ）と上記加算出力（Ａ）の
サインビット（Ｓ1 ）とが異なるので、これを上記排他
的論理和ゲート３３での排他的論理和演算により検出し
ている。当該ゲート３３の出力が上記セレクタ３６の選
択制御信号入力端子ＳＷに送られるようになっている。
なお、この排他的論理和ゲート３３の出力は、端子３７
からコア切換信号（内側コア切換信号或いは外側コア切
換信号）として出力されるようにもなっている。
【００３８】さらに上記セレクタ３６の他方の被選択端
子には、“０”のデータを格納するレジスタ３５からの
出力（Ｂ）が供給されている。すなわち、当該セレクタ
３６は、上記選択制御信号入力端子ＳＷに供給される上
記排他的論理和ゲート３３の出力に応じて、上記加算出
力（Ａ）とレジスタ出力（Ｂ）のデータを切り換えて出
力するようになっている。ここで、当該セレクタ３６
は、例えば上記選択制御信号入力端子ＳＷへのデータ
（ゲート３３の出力）が“１”のときに上記レジスタ出
力（Ｂ）のデータを出力し、上記選択制御信号入力端子
ＳＷへのデータが“０”のときに上記加算出力（Ａ）の
データを出力するものである。このセレクタ３６の出力
がコア出力（ｙ）として端子３８に出力される。
子には、“０”のデータを格納するレジスタ３５からの
出力（Ｂ）が供給されている。すなわち、当該セレクタ
３６は、上記選択制御信号入力端子ＳＷに供給される上
記排他的論理和ゲート３３の出力に応じて、上記加算出
力（Ａ）とレジスタ出力（Ｂ）のデータを切り換えて出
力するようになっている。ここで、当該セレクタ３６
は、例えば上記選択制御信号入力端子ＳＷへのデータ
（ゲート３３の出力）が“１”のときに上記レジスタ出
力（Ｂ）のデータを出力し、上記選択制御信号入力端子
ＳＷへのデータが“０”のときに上記加算出力（Ａ）の
データを出力するものである。このセレクタ３６の出力
がコア出力（ｙ）として端子３８に出力される。
【００３９】すなわち、この図４に示すコアリング回路
においては、上記排他的論理和ゲート３３の出力（コア
切換信号）が“１”のときコア出力（ｙ）はｙ＝Ｂ＝０
となり、上記排他的論理和ゲート３３の出力が“０”の
ときコア出力（ｙ）はｙ＝Ａとなる。
においては、上記排他的論理和ゲート３３の出力（コア
切換信号）が“１”のときコア出力（ｙ）はｙ＝Ｂ＝０
となり、上記排他的論理和ゲート３３の出力が“０”の
ときコア出力（ｙ）はｙ＝Ａとなる。
【００４０】なお、この図４において、内側コアリング
回路６２と外側コアリング回路６４の構成は略同じであ
り、上記レジスタ３４に格納されているデータが異なる
のみである。すなわち、上記内側コアリング回路６２の
場合は上記レジスタ３４のデータが前記コアレベルＣI
のデータとなされ、上記外側コアリング回路６４の場合
は上記レジスタ３４のデータが前記コアレベルＣO のデ
ータとなされる。
回路６２と外側コアリング回路６４の構成は略同じであ
り、上記レジスタ３４に格納されているデータが異なる
のみである。すなわち、上記内側コアリング回路６２の
場合は上記レジスタ３４のデータが前記コアレベルＣI
のデータとなされ、上記外側コアリング回路６４の場合
は上記レジスタ３４のデータが前記コアレベルＣO のデ
ータとなされる。
【００４１】図５には、上記孤立点除去回路６３の具体
的構成を示す。この図５において、当該孤立点除去回路
６３の入力端子４１には、上記内側コアリング回路６２
からの上記内側コア制御信号ＣＮＴI が供給される。こ
の内側コア制御信号ＣＮＴI は、縦続接続されたｎ個の
遅延素子４２1 〜４２n に順次送られる。また、上記入
力端子４１を介した上記内側コア制御信号ＣＮＴI 及び
各遅延素子４２1 〜４２n の各出力は、（ｎ＋１）入力
の論理積ゲート（ＡＮＤゲート）４３の各入力端子に送
られる。この論理積ゲート４３の出力が孤立点除去信号
ＩＳとして出力端子４４から出力される。
的構成を示す。この図５において、当該孤立点除去回路
６３の入力端子４１には、上記内側コアリング回路６２
からの上記内側コア制御信号ＣＮＴI が供給される。こ
の内側コア制御信号ＣＮＴI は、縦続接続されたｎ個の
遅延素子４２1 〜４２n に順次送られる。また、上記入
力端子４１を介した上記内側コア制御信号ＣＮＴI 及び
各遅延素子４２1 〜４２n の各出力は、（ｎ＋１）入力
の論理積ゲート（ＡＮＤゲート）４３の各入力端子に送
られる。この論理積ゲート４３の出力が孤立点除去信号
ＩＳとして出力端子４４から出力される。
【００４２】すなわち、この図５の孤立点除去回路６３
は、本実施例のＡＣＣ回路が収束したがどうかの判断を
簡単な構成で行うためのものであって、当該孤立点除去
回路６３によれば、上記内側コアリング回路６２でのコ
アがかかっていることを示す連続する“Ｈ”の上記内側
コア制御信号ＣＮＴI が供給された場合には、本実施例
のＡＣＣ回路が収束したことを示す“Ｈ”の孤立点除去
信号ＩＳを出力し、その他の場合には、“Ｌ”の孤立点
除去信号ＩＳを出力するようになっている。
は、本実施例のＡＣＣ回路が収束したがどうかの判断を
簡単な構成で行うためのものであって、当該孤立点除去
回路６３によれば、上記内側コアリング回路６２でのコ
アがかかっていることを示す連続する“Ｈ”の上記内側
コア制御信号ＣＮＴI が供給された場合には、本実施例
のＡＣＣ回路が収束したことを示す“Ｈ”の孤立点除去
信号ＩＳを出力し、その他の場合には、“Ｌ”の孤立点
除去信号ＩＳを出力するようになっている。
【００４３】図６には上記判定回路６５の具体的構成を
示す。この図６において、当該判定回路６５の入力端子
５１には内側コア制御信号ＣＮＴI が供給され、入力端
子５２には外側コア制御信号ＣＮＴO が供給される。上
記入力端子５１は排他的論理和ゲート５３の一方の入力
端子と接続され、上記入力端子５２は当該排他的論理和
ゲート５３の他方の入力端子と接続されている。また、
上記入力端子５１は２入力の論理和ゲート（ＯＲゲー
ト）５４の一方の入力端子とも接続され、上記入力端子
５２は２入力の論理和ゲート５５一方の入力端子とも接
続されている。
示す。この図６において、当該判定回路６５の入力端子
５１には内側コア制御信号ＣＮＴI が供給され、入力端
子５２には外側コア制御信号ＣＮＴO が供給される。上
記入力端子５１は排他的論理和ゲート５３の一方の入力
端子と接続され、上記入力端子５２は当該排他的論理和
ゲート５３の他方の入力端子と接続されている。また、
上記入力端子５１は２入力の論理和ゲート（ＯＲゲー
ト）５４の一方の入力端子とも接続され、上記入力端子
５２は２入力の論理和ゲート５５一方の入力端子とも接
続されている。
【００４４】さらに、上記排他的論理和ゲート５３の出
力端子は、上記論理和ゲート５５の他方の入力端子と接
続されると共に、上記論理和ゲート５４からの出力Ａが
一方の被選択端子に供給され論理和ゲート５５からの出
力Ｂが他方の被選択端子に供給されるセレクタ５６の選
択制御信号入力端子ＳＷとも接続されている。
力端子は、上記論理和ゲート５５の他方の入力端子と接
続されると共に、上記論理和ゲート５４からの出力Ａが
一方の被選択端子に供給され論理和ゲート５５からの出
力Ｂが他方の被選択端子に供給されるセレクタ５６の選
択制御信号入力端子ＳＷとも接続されている。
【００４５】上記セレクタ５６は、上記排他的論理和ゲ
ート５３の出力が選択制御信号Ｓとして供給され、した
がって、この選択制御信号Ｓに応じて上記出力Ａと出力
Ｂとが切り換えられる。このセレクタ５６の出力は遅延
素子５７を介して上記論理和ゲート５４の他方の入力端
子に送られると共に、前記コア切換信号ＳＥＬとして出
力端子５８から出力される。
ート５３の出力が選択制御信号Ｓとして供給され、した
がって、この選択制御信号Ｓに応じて上記出力Ａと出力
Ｂとが切り換えられる。このセレクタ５６の出力は遅延
素子５７を介して上記論理和ゲート５４の他方の入力端
子に送られると共に、前記コア切換信号ＳＥＬとして出
力端子５８から出力される。
【００４６】すなわち、この図６に示す判定回路６５に
おいては、上記構成により前述した表１の動作が行われ
る。言い換えれば、当該判定回路６５での動作は、先ず
第一に、内側コアリング回路６２よりも先に外側コアリ
ング回路６４でのコアがかからない（すなわち外側コア
制御信号ＣＮＴO が“Ｈ”であっても内側コア制御信号
ＣＮＴI が“Ｈ”になるまではコアリング回路の切り換
えを行わないこと）と、第二に、内側コアリング回路６
２でのコアがかかった後に外側コアリング回路６３に切
り換え、外側コアリング回路６４でのコアが外れるま
で、この状態を維持する（すなわち外側コア制御信号Ｃ
ＮＴO が“Ｌ”になるまでその状態を維持する）ように
し、第三に、外側コアリング回路６４でのコアが外れた
ら上記第一の状態に戻るようなものとなされている。
おいては、上記構成により前述した表１の動作が行われ
る。言い換えれば、当該判定回路６５での動作は、先ず
第一に、内側コアリング回路６２よりも先に外側コアリ
ング回路６４でのコアがかからない（すなわち外側コア
制御信号ＣＮＴO が“Ｈ”であっても内側コア制御信号
ＣＮＴI が“Ｈ”になるまではコアリング回路の切り換
えを行わないこと）と、第二に、内側コアリング回路６
２でのコアがかかった後に外側コアリング回路６３に切
り換え、外側コアリング回路６４でのコアが外れるま
で、この状態を維持する（すなわち外側コア制御信号Ｃ
ＮＴO が“Ｌ”になるまでその状態を維持する）ように
し、第三に、外側コアリング回路６４でのコアが外れた
ら上記第一の状態に戻るようなものとなされている。
【００４７】図７には、本発明の実施例の二重コアリン
グブロック２９の他の具体的構成を示す。すなわち、前
述した図１の二重コアリングブロック２９が２つのコア
リング回路を有していたのに対し、この図７に示す二重
コアリングブロック２９においては、内側コアリング処
理用のコアレベルＣI のデータと、外側コアリング処理
用のコアレベルＣO のデータとを、それぞれ内側コアリ
ファレンス保持手段７４と外側コアリファレンス保持手
段７５とに有していて、これら保持手段７４，７５から
のコアレベルＣI とコアレベルＣO のデータを、切換ス
イッチ７６で切り換え、入力端子７１を介してコア入力
（ｘ）が供給されるコアリング回路７２に送るようにし
たものである。また、上記切換スイッチ７６での切換制
御は、上記コアリング回路７２からの前述同様のコア切
換信号ＳＥＬによりなされる。上記コアリング回路７２
からの出力がコア出力（ｙ）として出力端子７３から出
力される。
グブロック２９の他の具体的構成を示す。すなわち、前
述した図１の二重コアリングブロック２９が２つのコア
リング回路を有していたのに対し、この図７に示す二重
コアリングブロック２９においては、内側コアリング処
理用のコアレベルＣI のデータと、外側コアリング処理
用のコアレベルＣO のデータとを、それぞれ内側コアリ
ファレンス保持手段７４と外側コアリファレンス保持手
段７５とに有していて、これら保持手段７４，７５から
のコアレベルＣI とコアレベルＣO のデータを、切換ス
イッチ７６で切り換え、入力端子７１を介してコア入力
（ｘ）が供給されるコアリング回路７２に送るようにし
たものである。また、上記切換スイッチ７６での切換制
御は、上記コアリング回路７２からの前述同様のコア切
換信号ＳＥＬによりなされる。上記コアリング回路７２
からの出力がコア出力（ｙ）として出力端子７３から出
力される。
【００４８】なお、図示は省略しているが、この図７の
構成には、過渡応答が収束する過程にあるときに外側コ
アリング処理で収束しないようにする回路をも設けてい
る。
構成には、過渡応答が収束する過程にあるときに外側コ
アリング処理で収束しないようにする回路をも設けてい
る。
【００４９】上述したように、本実施例のディジタル閉
ループ回路においては、外部ノイズや量子化ノイズ等の
閉ループ系の不安定要素に対し、一旦、過渡応答が収束
して内側コアリング回路６２でのコアがかかった後、そ
れよりコアレベルの大きい外側コアリング回路６４に切
り換えることにより、より安定な状態を得ることが可能
となっている。
ループ回路においては、外部ノイズや量子化ノイズ等の
閉ループ系の不安定要素に対し、一旦、過渡応答が収束
して内側コアリング回路６２でのコアがかかった後、そ
れよりコアレベルの大きい外側コアリング回路６４に切
り換えることにより、より安定な状態を得ることが可能
となっている。
【００５０】すなわち、ディジタル閉ループ回路として
の例えばテレビジョンのＡＣＣ回路やＡＧＣ回路等の負
帰還ループのフィードバック系に、上述したような二重
コアリングブロック２９を設けることにより、過渡応答
が収束した後の外部ノイズや量子化エラーに対しても安
定な状態を得ることができるようになる。
の例えばテレビジョンのＡＣＣ回路やＡＧＣ回路等の負
帰還ループのフィードバック系に、上述したような二重
コアリングブロック２９を設けることにより、過渡応答
が収束した後の外部ノイズや量子化エラーに対しても安
定な状態を得ることができるようになる。
【００５１】また、本実施例によれば、単体のコアリン
グ回路を用いた場合よりも、コアレベルを小さくできる
ので、オフセットが小さくなる。
グ回路を用いた場合よりも、コアレベルを小さくできる
ので、オフセットが小さくなる。
【００５２】なお、本実施例のような二重コアリングブ
ロック２９は、当該ブロック２９の出力が“０”である
ときに、前記積分器２７の出力が不変であるような完全
積分器に対してのみ有効であり、したがって、ディジタ
ルシステムに適用可能なものである。
ロック２９は、当該ブロック２９の出力が“０”である
ときに、前記積分器２７の出力が不変であるような完全
積分器に対してのみ有効であり、したがって、ディジタ
ルシステムに適用可能なものである。
【００５３】
【発明の効果】上述のように、本発明のディジタル閉ル
ープ回路においては、第一のレベル範囲の入力信号に対
して一定レベルの出力信号を発生しかつこの第一のレベ
ル範囲以外の入力信号に対して入力信号のレベルに略比
例したレベルの出力信号を発生する第一のコアリング手
段と、第一のレベル範囲より広い第二のレベル範囲の入
力信号に対して一定レベルの出力信号を発生しかつこの
第二のレベル範囲以外の入力信号に対して入力信号のレ
ベルに略比例したレベルの出力信号を発生する第二のコ
アリング手段とを有し、第一のコアリング手段を介して
閉ループを収束させた後、第二のコアリング手段に切り
換えてフィードバックを行うようにしたことにより、閉
ループ系において過渡応答が収束した後に、外部ノイズ
や量子化ノイズの影響を受けることなく安定した状態を
得ることを可能としている。
ープ回路においては、第一のレベル範囲の入力信号に対
して一定レベルの出力信号を発生しかつこの第一のレベ
ル範囲以外の入力信号に対して入力信号のレベルに略比
例したレベルの出力信号を発生する第一のコアリング手
段と、第一のレベル範囲より広い第二のレベル範囲の入
力信号に対して一定レベルの出力信号を発生しかつこの
第二のレベル範囲以外の入力信号に対して入力信号のレ
ベルに略比例したレベルの出力信号を発生する第二のコ
アリング手段とを有し、第一のコアリング手段を介して
閉ループを収束させた後、第二のコアリング手段に切り
換えてフィードバックを行うようにしたことにより、閉
ループ系において過渡応答が収束した後に、外部ノイズ
や量子化ノイズの影響を受けることなく安定した状態を
得ることを可能としている。
【図１】本発明実施例のディジタル閉ループ回路として
のＡＣＣ回路の概略構成を示すブロック回路図である。
のＡＣＣ回路の概略構成を示すブロック回路図である。
【図２】コアリング処理を説明するための図である。
【図３】本実施例のディジタル閉ループ回路の二重コア
リングブロックを説明するための図である。
リングブロックを説明するための図である。
【図４】コアリング回路の具体的構成を示すブロック回
路図である。
路図である。
【図５】孤立点除去回路の具体的構成を示すブロック回
路図である。
路図である。
【図６】判定回路の具体的構成を示すブロック回路図で
ある。
ある。
【図７】二重コアリングブロックの他の例を示すブロッ
ク回路図である。
ク回路図である。
【図８】従来のディジタル閉ループ回路の一例としての
ＡＣＣ回路の概略構成を示すブロック回路図である。
ＡＣＣ回路の概略構成を示すブロック回路図である。
２３・・・・・乗算器 ２５・・・・・レベル検出回路 ２６・・・・・加算器 ２８・・・・・レベル基準値発生回路 ２７・・・・・積分器 ２９・・・・・二重コアリングブロック ６２・・・・・内側コアリング回路 ６３・・・・・孤立点除去回路 ６４・・・・・外側コアリング回路 ６５・・・・・判定回路 ６６・・・・・セレクタ
Claims (1)
- 【請求項１】 フィードバック経路を設けて閉ループを
構成したディジタル閉ループ回路において、 第一のレベル範囲の入力信号に対して一定レベルの出力
信号を発生し、かつ当該第一のレベル範囲以外の入力信
号に対して当該入力信号のレベルに略比例したレベルの
出力信号を発生する第一のコアリング手段と、 上記第一のレベル範囲を含むと共に当該第一のレベル範
囲より広い第二のレベル範囲の入力信号に対して一定レ
ベルの出力信号を発生し、かつ当該第二のレベル範囲以
外の入力信号に対して当該入力信号のレベルに略比例し
たレベルの出力信号を発生する第二のコアリング手段と
を有し、 上記第一のコアリング手段を介して上記閉ループを収束
させた後、上記第二のコアリング手段を介することを特
徴とするディジタル閉ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15212992A JP3451629B2 (ja) | 1992-06-11 | 1992-06-11 | ディジタル閉ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15212992A JP3451629B2 (ja) | 1992-06-11 | 1992-06-11 | ディジタル閉ループ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05344527A true JPH05344527A (ja) | 1993-12-24 |
| JP3451629B2 JP3451629B2 (ja) | 2003-09-29 |
Family
ID=15533697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15212992A Expired - Fee Related JP3451629B2 (ja) | 1992-06-11 | 1992-06-11 | ディジタル閉ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3451629B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4956140B2 (ja) * | 2006-10-30 | 2012-06-20 | 株式会社東芝 | オートカラーコントロール回路 |
-
1992
- 1992-06-11 JP JP15212992A patent/JP3451629B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3451629B2 (ja) | 2003-09-29 |
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Legal Events
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