JPH053422A - Ring oscillator circuit - Google Patents
Ring oscillator circuitInfo
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- JPH053422A JPH053422A JP3180356A JP18035691A JPH053422A JP H053422 A JPH053422 A JP H053422A JP 3180356 A JP3180356 A JP 3180356A JP 18035691 A JP18035691 A JP 18035691A JP H053422 A JPH053422 A JP H053422A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路に設けら
れたリングオシレータ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ring oscillator circuit provided in a semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】図４は従来のリングオシレータ回路を示
す回路図である。従来のリングオシレータ回路は、２入
力ＮＡＮＤゲート２６、遅延回路２７乃至３０及びバッ
ファ３１により構成されている。即ち、ＮＡＮＤゲート
２６の一方の入力端に信号Ｈとして発振停止信号ＳＴＯ
ＰB が与えられるようになっており、このＮＡＮＤゲー
ト２６とバッファ３１との間に偶数個（図では４個）の
遅延回路２７乃至３０が介装されている。そして、遅延
回路３０からバッファ３１に与えられる信号が、ＮＡＮ
Ｄゲート２６の他方の入力端に信号Ｇとして与えられる
ようになっている。2. Description of the Related Art FIG. 4 is a circuit diagram showing a conventional ring oscillator circuit. The conventional ring oscillator circuit includes a 2-input NAND gate 26, delay circuits 27 to 30 and a buffer 31. That is, the oscillation stop signal STO is applied as the signal H to one input terminal of the NAND gate 26.
P B is provided, and an even number (four in the figure) of delay circuits 27 to 30 are interposed between the NAND gate 26 and the buffer 31. Then, the signal given from the delay circuit 30 to the buffer 31 is
The signal G is applied to the other input terminal of the D gate 26.
【０００３】図５は、遅延回路２７乃至３０を示す回路
図である。FIG. 5 is a circuit diagram showing the delay circuits 27 to 30.
【０００４】これらの遅延回路２７乃至３０は、いずれ
も２つのインバータ３２，３３と、このインバータ３
２，３３間に介装された抵抗３４と、インバータ３３の
入力端と接地との間に介装されたコンデンサ３５とによ
り構成されている。そして、インバータ３２の入力端に
信号Ｉが与えられると、この信号Ｉに対して所定の時間
だけ遅延した信号ＯB を出力するようになっている。Each of these delay circuits 27 to 30 has two inverters 32 and 33 and this inverter 3
The resistor 34 is interposed between the resistor 33 and the resistor 33, and the capacitor 35 is interposed between the input terminal of the inverter 33 and the ground. When the signal I is applied to the input terminal of the inverter 32, the signal O B delayed by a predetermined time with respect to the signal I is output.
【０００５】次に、このように構成されたリングオシレ
ータ回路の動作について説明する。Next, the operation of the ring oscillator circuit thus configured will be described.
【０００６】ＮＡＮＤゲート２６の前記一方の入力端に
与えられる発振停止信号ＳＴＯＰBが“１”であると共
に、前記他方の入力端に与えられる信号Ｇが“１”であ
るとする。このとき、ＮＡＮＤゲート２６は“０”を出
力する。このＮＡＮＤゲート２６の出力信号は、遅延回
路２７乃至３０に順次伝達される。この場合に、各遅延
回路２７及び３０においては、抵抗３４及びコンデンサ
３５により決定される時定数に基づいた時間だけ信号が
遅延される。そして、遅延回路２７乃至３０の遅延時間
を合計した時間後に、バッファ３１の入力端及びＮＡＮ
Ｄゲート２６の前記他方の入力端には“０”が与えられ
る。It is assumed that the oscillation stop signal STOP B applied to the one input terminal of the NAND gate 26 is "1" and the signal G applied to the other input terminal is "1". At this time, the NAND gate 26 outputs "0". The output signal of the NAND gate 26 is sequentially transmitted to the delay circuits 27 to 30. In this case, in each of the delay circuits 27 and 30, the signal is delayed by the time based on the time constant determined by the resistor 34 and the capacitor 35. Then, after the total of the delay times of the delay circuits 27 to 30, the input terminal of the buffer 31 and the NAN
"0" is applied to the other input terminal of the D gate 26.
【０００７】これにより、出力信号ＯＵＴが“１”にな
ると共に、ＮＡＮＤゲート２６の出力は“１”になる。
このＮＡＮＤゲート２６の出力信号は遅延回路２７乃至
３０に順次伝達され、遅延回路２７乃至３０の遅延時間
を合計した時間後に、バッファ３１及びＮＡＮＤゲート
２６の前記他方の入力端に“１”が与えられる。そうす
ると、出力信号ＯＵＴが“０”になる共に、ＮＡＮＤゲ
ート２６の出力も“０”になる。As a result, the output signal OUT becomes "1" and the output of the NAND gate 26 becomes "1".
The output signal of the NAND gate 26 is sequentially transmitted to the delay circuits 27 to 30, and after a total of the delay times of the delay circuits 27 to 30, "1" is given to the buffer 31 and the other input terminal of the NAND gate 26. To be Then, the output signal OUT becomes "0" and the output of the NAND gate 26 also becomes "0".
【０００８】このようにして、このリングオシレータ回
路は発振状態になる。この場合に、この回路のループ内
の遅延時間の総和により発振周波数が決定される。な
お、発振停止信号ＳＴＯＰB として“０”が与えられる
と、ＮＡＮＤゲート２６の出力は“１”に固定され、リ
ングオシレータ回路は、発振を停止する。In this way, the ring oscillator circuit is in an oscillating state. In this case, the oscillation frequency is determined by the sum of the delay times in the loop of this circuit. When "0" is given as the oscillation stop signal STOP B , the output of the NAND gate 26 is fixed to "1" and the ring oscillator circuit stops the oscillation.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、上述し
た従来のリングオシレータ回路には以下に示す問題点が
ある。即ち、従来のリングオシレータ回路においては、
遅延回路２７乃至３０内の抵抗３４及びコンデンサ３５
により遅延時間が決定される。従って、素子形成時の拡
散条件のバラツキ及び周囲の温度変化等により抵抗３４
の抵抗値及びコンデンサ３５の容量値が変動し、所定の
遅延時間とすることが困難である。このため、従来のリ
ングオシレータ回路においては、所望の周波数の発振信
号を得ることが困難である。However, the above-mentioned conventional ring oscillator circuit has the following problems. That is, in the conventional ring oscillator circuit,
The resistor 34 and the capacitor 35 in the delay circuits 27 to 30
Determines the delay time. Therefore, due to variations in diffusion conditions during element formation and changes in ambient temperature, the resistance 34
And the capacitance value of the capacitor 35 fluctuate, and it is difficult to set a predetermined delay time. Therefore, it is difficult for the conventional ring oscillator circuit to obtain an oscillation signal of a desired frequency.
【００１０】本発明はかかる問題点に鑑みてなされたも
のであって、素子形成時の条件等に拘らず、所望の周波
数の発振信号を得ることができるリングオシレータ回路
を提供することを目的とする。The present invention has been made in view of the above problems, and an object of the present invention is to provide a ring oscillator circuit capable of obtaining an oscillation signal of a desired frequency regardless of the conditions during element formation. To do.
【００１１】[0011]
【課題を解決するための手段】本発明に係るリングオシ
レータ回路は、クロック信号をカウントする第１のカウ
ンタと、周波数変更手段が設けられたリングオシレータ
と、このリングオシレータの出力が与えられる第２のカ
ウンタと、前記第１のカウンタの出力に基づく信号と前
記第２のカウンタの出力に基づく信号とを比較する比較
器と、この比較器の出力に基づいて前記周波数変更手段
を制御することにより前記リングオシレータの発振周波
数を制御する周波数制御手段とを有することを特徴とす
る。A ring oscillator circuit according to the present invention comprises a first counter for counting a clock signal, a ring oscillator provided with frequency changing means, and a second oscillator to which an output of this ring oscillator is given. And a comparator for comparing a signal based on the output of the first counter with a signal based on the output of the second counter, and controlling the frequency changing means based on the output of the comparator. Frequency control means for controlling the oscillation frequency of the ring oscillator.
【００１２】[0012]
【作用】本発明においては、周波数変更手段が設けられ
たリングオシレータを備えていると共に、クロック信号
をカウントする第１のカウンタ及び前記リングオシレー
タの出力が与えられる第２のカウンタを備えている。比
較器は、この第１のカウンタの出力に基づく信号と第２
のカウンタの出力に基づく信号とを比較する。これによ
り、比較器は、リングオシレータの発振周波数が所定の
周波数であるか否かを検知することができる。周波数制
御手段は、この比較器の出力に基づいてリングオシレー
タに設けられた周波数変更手段を制御することにより、
リングオシレータの発振周波数を制御する。その後、比
較器は、第１のカウンタの出力に基づく信号と第２のカ
ウンタの出力に基づく信号とを比較し、リングオシレー
タの発振周波数が所定の周波数と一致しているか否かを
調べる。そして、リングオシレータの発振周波数が所定
の周波数と異なる場合は、周波数制御手段によりリング
オシレータの発振周波数が変更される。In the present invention, the ring oscillator is provided with the frequency changing means, and the first counter for counting the clock signal and the second counter for receiving the output of the ring oscillator are provided. The comparator outputs a signal based on the output of the first counter and a second signal
The signal based on the output of the counter is compared. Thereby, the comparator can detect whether or not the oscillation frequency of the ring oscillator is the predetermined frequency. Frequency control means, by controlling the frequency changing means provided in the ring oscillator based on the output of this comparator,
Controls the oscillation frequency of the ring oscillator. After that, the comparator compares the signal based on the output of the first counter with the signal based on the output of the second counter to check whether the oscillation frequency of the ring oscillator matches a predetermined frequency. When the oscillation frequency of the ring oscillator is different from the predetermined frequency, the oscillation frequency of the ring oscillator is changed by the frequency control means.
【００１３】本発明に係るリングオシレータ回路におい
ては、このように、クロック信号に基づく信号と比較し
つつリングオシレータの発振周波数を制御する。従っ
て、素子形成時の条件等に拘らず、所定の周波数の発振
信号を得ることができる。In the ring oscillator circuit according to the present invention, the oscillation frequency of the ring oscillator is controlled in this manner while being compared with the signal based on the clock signal. Therefore, it is possible to obtain an oscillation signal of a predetermined frequency regardless of the conditions when forming the element.
【００１４】なお、リングオシレータの発振周波数の変
更は、リングオシレータのループ回路内に時定数を変更
する回路を設けることにより容易に実施することができ
る。この時定数を変更する回路は、例えば、複数個のス
イッチング素子と、各スイッチング素子に接続された複
数個の容量素子とにより構成することができる。The oscillation frequency of the ring oscillator can be easily changed by providing a circuit for changing the time constant in the loop circuit of the ring oscillator. The circuit for changing the time constant can be composed of, for example, a plurality of switching elements and a plurality of capacitive elements connected to each switching element.
【００１５】[0015]
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。Embodiments of the present invention will now be described with reference to the accompanying drawings.
【００１６】図１は本発明の実施例に係るリングオシレ
ータ回路を示す回路図である。FIG. 1 is a circuit diagram showing a ring oscillator circuit according to an embodiment of the present invention.
【００１７】システムクロック入力端子Ｔ1 に入力され
たクロック信号ＣＬＫはカウンタ１に与えられる。この
カウンタ１の２つのビット出力のうちの一方の出力がイ
ンバータ７及び２入力ＡＮＤゲート５の一方の入力端に
与えられ、他方のビット出力がインバータ４，６に与え
られるようになっている。また、ＡＮＤゲート５の他方
の入力端にはインバータ４の出力が与えれる。更に、２
入力ＡＮＤゲート８には、インバータ６，７の出力が与
えられる。そして、ＡＮＤゲート５は、カウンタ１の値
が４ｎ＋１（ｎは自然数）になると“１”を出力し、Ａ
ＮＤゲート８はカウンタ１の値が４ｎになると“１”を
出力する。The clock signal CLK input to the system clock input terminal T 1 is applied to the counter 1. One of the two bit outputs of the counter 1 is applied to the inverter 7 and one input end of the 2-input AND gate 5, and the other bit output is applied to the inverters 4 and 6. The output of the inverter 4 is applied to the other input terminal of the AND gate 5. Furthermore, 2
The outputs of the inverters 6 and 7 are given to the input AND gate 8. Then, the AND gate 5 outputs "1" when the value of the counter 1 becomes 4n + 1 (n is a natural number), and A
The ND gate 8 outputs "1" when the value of the counter 1 reaches 4n.
【００１８】ＡＮＤゲート８の出力信号Ｅは、２入力Ｎ
ＡＮＤゲート１４の一方の入力端に与えられると共に、
ディレイ回路１３を介してＮＡＮＤゲート１４の他方の
入力端に与えられる。そして、このＮＡＮＤゲート１４
の出力信号Ｂは、リングオシレータ１５に与えられる。The output signal E of the AND gate 8 is a 2-input N
While being given to one input terminal of the AND gate 14,
It is applied to the other input terminal of the NAND gate 14 via the delay circuit 13. And this NAND gate 14
The output signal B of 1 is given to the ring oscillator 15.
【００１９】図２は、このリングオシレータ１５を示す
回路図である。FIG. 2 is a circuit diagram showing the ring oscillator 15.
【００２０】２入力ＮＡＮＤゲート２０の一方の入力端
には、発振停止信号ＳＴＯＰB として、ＮＡＮＤゲート
１４の出力信号Ｂが与えられる。また、ＮＡＮＤゲート
２０の他方の入力端にはトリガ信号Ａが与えられる。An output signal B of the NAND gate 14 is applied to one input terminal of the 2-input NAND gate 20 as an oscillation stop signal STOP B. The trigger signal A is applied to the other input terminal of the NAND gate 20.
【００２１】ＮＡＮＤゲート２０の出力はインバータ２
１，２２を介して端子Ｔ3 から出力信号Ｃとして出力さ
れる。また、この出力信号Ｃは、インバータ２３を介し
てインバータ２４に与えられる。このインバータ２４の
出力端はＮＡＮＤゲート２０の前記他方の入力端に接続
されていると共に、容量回路２５に接続されている。こ
の容量回路２５は、Ｎチャネルトランジスタからなる複
数個の容量素子Ｍ1 乃至Ｍn と、これらの容量素子Ｍ1
乃至Ｍn の各ゲートとインバータ２４の出力端との間に
夫々介装されたＮチャネルトランジスタからなるスイッ
チング素子Ｌ1乃至Ｌn とにより構成されている。スイ
ッチング素子Ｌ1 乃至Ｌn の各ゲートには、夫々負荷制
御信号Ｄ1 乃至Ｄn が与えられるようになっている。The output of the NAND gate 20 is the inverter 2
The output signal C is output from the terminal T 3 via the terminals 1 and 22. The output signal C is also given to the inverter 24 via the inverter 23. The output terminal of the inverter 24 is connected to the other input terminal of the NAND gate 20 and is also connected to the capacitance circuit 25. The capacitance circuit 25 includes a plurality of capacitance elements M 1 to M n including N-channel transistors and these capacitance elements M 1
Through M n , and switching elements L 1 through L n , which are N-channel transistors and are interposed between the gates of M n and the output terminal of the inverter 24, respectively. The load control signals D 1 to D n are applied to the gates of the switching elements L 1 to L n , respectively.
【００２２】このリングオシレータ１５のＮＡＮＤゲー
ト２０の前記他方の入力端と接地との間には、Ｎチャネ
ルトランジスタ９乃至１１が直列に接続されている。こ
のトランジスタ９のゲートにはＡＮＤゲート５の出力が
与えられるようになっている。また、トランジスタ１０
のゲートにはクロック信号ＣＬＫが与えられ、トランジ
スタ１１のゲートには、ディレイ回路１２を介してクロ
ック信号ＣＬＫが与えられるようになっている。N-channel transistors 9 to 11 are connected in series between the other input end of the NAND gate 20 of the ring oscillator 15 and the ground. The output of the AND gate 5 is given to the gate of the transistor 9. Also, the transistor 10
The clock signal CLK is given to the gate of the transistor 11 and the clock signal CLK is given to the gate of the transistor 11 via the delay circuit 12.
【００２３】リングオシレータ１５の出力信号Ｃは、バ
ッファ１７に与えられると共にカウンタ２に与えられ
る。バッファ１７は、信号Ｃを反転し、この信号をリン
グオシレータ出力端子Ｔ2 から出力信号ＯＵＴとして出
力する。一方、カウンタ２の４つのビット出力はいずれ
も４入力ＡＮＤゲート１６に与えられる。このＡＮＤゲ
ート１６は、カウンタ２のカウント値が３２ｎになる
と、“１”を出力する。The output signal C of the ring oscillator 15 is given to the buffer 17 and the counter 2. The buffer 17 inverts the signal C and outputs this signal as an output signal OUT from the ring oscillator output terminal T 2 . On the other hand, all the four bit outputs of the counter 2 are given to the 4-input AND gate 16. The AND gate 16 outputs "1" when the count value of the counter 2 reaches 32n.
【００２４】比較器１８は、ＡＮＤゲート８の出力信号
Ｅ及びＡＮＤゲート１６の出力信号Ｆを比較し、その結
果を双方向シフトレジスタ１９及びカウンタ３に与え
る。シフトレジスタ１９は、この比較器１８の出力に基
づいて、負荷制御信号Ｄ1 乃至Ｄn を発生し、この負荷
制御信号Ｄ1 乃至Ｄn をリングオシレータ１５に出力す
る。一方、カウンタ３は、比較器１８の出力をカウント
し、所定のカウント数に到達すると、停止信号ＳＴＯＰ
を出力し、カウンタ１の動作を停止させる。The comparator 18 compares the output signal E of the AND gate 8 and the output signal F of the AND gate 16 and supplies the result to the bidirectional shift register 19 and the counter 3. The shift register 19 generates load control signals D 1 to D n based on the output of the comparator 18, and outputs the load control signals D 1 to D n to the ring oscillator 15. On the other hand, the counter 3 counts the output of the comparator 18, and when it reaches a predetermined count number, the stop signal STOP.
Is output and the operation of the counter 1 is stopped.
【００２５】次に、このように構成された本実施例回路
の動作について説明する。Next, the operation of the circuit of this embodiment thus constructed will be described.
【００２６】図３は本実施例に係るリングオシレータ回
路の動作を示すタイミングチャート図である。FIG. 3 is a timing chart showing the operation of the ring oscillator circuit according to this embodiment.
【００２７】端子Ｔ1 には、所定の周波数のクロック信
号ＣＬＫが与えられる。カウンタ１は、このクロック信
号ＣＬＫをカウントする。そして、ＡＮＤゲート５はカ
ウンタ１の値が４ｎ＋１になると“１”を出力し、ＡＮ
Ｄゲート８はカウンタ１の値が４ｎになると“１”を出
力する。これにより、クロック信号ＣＬＫの４ｎ＋１パ
ルス毎に、図中ｔ1 ，ｔ2 に示すタイミングで“０”に
なる信号Ａ及びクロック信号ＣＬＫの４ｎパルス毎に
“０”になる信号Ｂが出力される。この信号Ａ及び信号
Ｂのパルス幅は夫々ディレイ回路１２，１３の遅延時間
に依存する。なお、信号Ａは、“０”以外のときは“ハ
イインピーダンス状態”である。また、信号Ａのパルス
幅は、リングオシレータ１５の出力信号Ｃの発振周期の
１／２以下であることが必要である。A clock signal CLK having a predetermined frequency is applied to the terminal T 1 . The counter 1 counts this clock signal CLK. Then, the AND gate 5 outputs "1" when the value of the counter 1 reaches 4n + 1, and AN
The D gate 8 outputs "1" when the value of the counter 1 reaches 4n. Thus, every 4n + 1 pulses of the clock signal CLK, the output signal B becomes "0" for each 4n pulses of the signal A and the clock signal CLK becomes "0" at the timing shown in figure t 1, t 2 . The pulse widths of the signals A and B depend on the delay times of the delay circuits 12 and 13, respectively. The signal A is in the "high impedance state" except when it is "0". Further, the pulse width of the signal A needs to be 1/2 or less of the oscillation cycle of the output signal C of the ring oscillator 15.
【００２８】リングオシレータ１５は、信号Ａをトリガ
として入力し、発振を開始して発振信号Ｃを出力する。
この信号Ｃは、バッファ１７により波形成形されて、出
力端子Ｔ2 から出力信号ＯＵＴとして出力される。The ring oscillator 15 receives the signal A as a trigger, starts oscillation, and outputs an oscillation signal C.
The signal C is waveform-shaped by the buffer 17 and output from the output terminal T 2 as the output signal OUT.
【００２９】カウンタ２は、リングオシレータ１５の出
力信号Ｃをカウントし、ＡＮＤゲート１６は、このカウ
ンタ２のカウント値が３２ｎになると、“１”を出力す
る。比較器１８は、このＡＮＤゲート１６の出力信号Ｆ
とＡＮＤゲート８の出力信号Ｅの任意の倍数（本実施例
においては、クロック信号ＣＬＫの４つのパルスに対し
てリングオシレータの出力信号Ｃのパルス数が３２であ
るため、８倍）とを比較し、その結果を双方向シフトレ
ジスタ１９に出力する。即ち、リングオシレータ１５の
出力信号Ｃの発振周波数が所定の周波数に比して高い場
合、比較回路１８は双方向シフトレジスタ１９の下位ビ
ット（又は上位ビット）から順に“１”を与える。ま
た、リングオシレータ１５の出力信号Ｃの発振周波数が
所定の周波数に比して低い場合、比較回路１８は双方向
シフトレジスタ１９の上位ビット（又は、下位ビット）
から順に“０”を与える。The counter 2 counts the output signal C of the ring oscillator 15, and the AND gate 16 outputs "1" when the count value of the counter 2 reaches 32n. The comparator 18 outputs the output signal F of the AND gate 16.
And an arbitrary multiple of the output signal E of the AND gate 8 (in the present embodiment, the number of pulses of the output signal C of the ring oscillator is 32 with respect to four pulses of the clock signal CLK, so it is eight). Then, the result is output to the bidirectional shift register 19. That is, when the oscillation frequency of the output signal C of the ring oscillator 15 is higher than the predetermined frequency, the comparison circuit 18 sequentially gives “1” from the lower bit (or the higher bit) of the bidirectional shift register 19. When the oscillation frequency of the output signal C of the ring oscillator 15 is lower than the predetermined frequency, the comparison circuit 18 causes the bidirectional shift register 19 to have the upper bit (or the lower bit).
"0" is given in order from.
【００３０】双方向シフトレジスタ１９の各ビットの値
は、負荷制御信号Ｄ1 乃至Ｄn としてリングオシレータ
１５に与えられる。リングオシレータ１５においては、
負荷制御信号Ｄ1 乃至Ｄn の状態値に基づいて、スイッ
チングトランジスタＬ1 乃至Ｌn が選択的にオン状態に
なる。そして、このオン状態のトランジスタＬ1乃至Ｌn
に接続された容量素子Ｍ1 乃至Ｍn がインバータ２４
の出力端に電気的に接続される。例えば、負荷制御信号
Ｄ1 乃至Ｄn が全て“１”であり、トランジスタＬ1 乃
至Ｌn が全てオンになった場合、インバータ２４の出力
端と接地との間の容量値は最大となり、インバータ２４
の出力の立上り及び立下り時の変化は緩やかになる。こ
れにより、リングオシレータ１５の発振周波数は最小と
なる。また、トランジスタＬ1 乃至Ｌn が全てオフにな
った場合、インバータ２４の出力端における時定数が最
小となり、インバータ２４の出力の立上り及び立下りの
変化が急峻になる。これにより、リングオシレータ１５
の発振周波数は最大になる。The value of each bit of the bidirectional shift register 19 is given to the ring oscillator 15 as load control signals D 1 to D n . In the ring oscillator 15,
The switching transistors L 1 to L n are selectively turned on based on the state values of the load control signals D 1 to D n . Then, the on-state transistors L 1 to L n
The capacitive elements M 1 to M n connected to the inverter are connected to the inverter 24.
Is electrically connected to the output terminal of. For example, when the load control signals D 1 to D n are all “1” and the transistors L 1 to L n are all turned on, the capacitance value between the output terminal of the inverter 24 and the ground becomes maximum, and 24
The change in the output of the output at the rise and fall becomes gradual. As a result, the oscillation frequency of the ring oscillator 15 becomes the minimum. When all the transistors L 1 to L n are turned off, the time constant at the output end of the inverter 24 becomes the minimum, and the rise and fall of the output of the inverter 24 become sharp. As a result, the ring oscillator 15
Oscillation frequency becomes maximum.
【００３１】ところで、ＡＮＤゲート８からは、カウン
タ１の値が４ｎになると“０”になる信号Ｅが出力され
る。この信号ＥはＡＮＤゲート１４の一方の入力端に直
接与えられると共に、ディレイ回路１２を介してＡＮＤ
ゲート１４の他方の入力端に与えられる。これにより、
ＡＮＤゲート１４の出力として、カウンタ１の値が４ｎ
になると“０”になる信号Ｂ（発振停止信号ＳＴＯＰ
B ）が出力される。この信号Ｂのパルス幅はディレイ回
路１３の遅延時間により決定されるが、リングオシレー
タ１５の発振周期以上であることが必要である。また、
この信号Ｂのパルスは、カウンタ１の値が４ｎ＋１にな
る前に“１”になることが必要である。By the way, the AND gate 8 outputs a signal E which becomes "0" when the value of the counter 1 becomes 4n. This signal E is directly applied to one input terminal of the AND gate 14 and is ANDed via the delay circuit 12.
It is applied to the other input terminal of the gate 14. This allows
The value of the counter 1 is 4n as the output of the AND gate 14.
Becomes 0, signal B (oscillation stop signal STOP
B ) is output. The pulse width of this signal B is determined by the delay time of the delay circuit 13, but it must be equal to or longer than the oscillation cycle of the ring oscillator 15. Also,
The pulse of the signal B needs to be "1" before the value of the counter 1 becomes 4n + 1.
【００３２】リングオシレータ１５は、この信号Ｂが
“０”になると発振動作を停止する。そして、次のクロ
ック信号ＣＬＫのパルスに同期して信号Ａが“０”にな
ると、リングオシレータ１５は発振動作を開始する。The ring oscillator 15 stops the oscillation operation when the signal B becomes "0". Then, when the signal A becomes "0" in synchronization with the next pulse of the clock signal CLK, the ring oscillator 15 starts the oscillation operation.
【００３３】このような動作を繰り返すことにより、比
較器１８の出力は一定の値に近付き、リングオシレータ
１５の発振周波数も、クロック信号ＣＬＫ及びカウンタ
１等により決定される所定の周波数に収束する。そし
て、オシレータ１５の発振周波数が所定の周波数になっ
たとき（又は、所定の値に最も近い状態になったとき）
に、双方向シフトレジスタ１９の出力が固定されると共
に、カウンタ３によりカウンタ１の動作を停止させる。
これにより、信号Ｂは常に“１”、信号Ａは常に“ハイ
インピーダンス状態”に維持され、リングオシレータ１
５からは所定の周波数の信号が継続的に出力される。By repeating such an operation, the output of the comparator 18 approaches a constant value, and the oscillation frequency of the ring oscillator 15 also converges to a predetermined frequency determined by the clock signal CLK and the counter 1. Then, when the oscillation frequency of the oscillator 15 reaches a predetermined frequency (or when it reaches a state closest to a predetermined value).
Then, the output of the bidirectional shift register 19 is fixed and the operation of the counter 1 is stopped by the counter 3.
As a result, the signal B is always kept at "1" and the signal A is always kept at "high impedance state".
A signal of a predetermined frequency is continuously output from 5.
【００３４】本実施例においては、クロック信号ＣＬＫ
をカウントするカウンタ１のカウント値を基準にしてリ
ングオシレータ１５の発振周波数を制御するから、素子
形成時の条件に影響されずに、常に所定の発振周波数を
得ることができる。In this embodiment, the clock signal CLK
Since the oscillation frequency of the ring oscillator 15 is controlled on the basis of the count value of the counter 1 that counts, it is possible to always obtain a predetermined oscillation frequency without being affected by the conditions at the time of element formation.
【００３５】なお、容量回路２５を構成するスイッチン
グトランジスタ及び容量素子の個数を増加することによ
り、リングオシレータ回路の発振周波数をより一層高精
度で制御することができる。The oscillation frequency of the ring oscillator circuit can be controlled with higher accuracy by increasing the number of switching transistors and capacitance elements that form the capacitance circuit 25.
【００３６】[0036]
【発明の効果】以上説明したように本発明においては、
クロック信号をカウントする第１のカウンタの出力に基
づく信号とリングオシレータの出力が与えられる第２の
カウンタの出力に基づく信号とを比較器により比較し、
この比較器の出力に基づいてリングオシレータの発振周
波数を制御するから、素子形成時の条件等に拘らず、常
に所定の周波数の発振信号を得ることができる。As described above, in the present invention,
A comparator compares the signal based on the output of the first counter that counts the clock signal with the signal based on the output of the second counter to which the output of the ring oscillator is given,
Since the oscillation frequency of the ring oscillator is controlled based on the output of this comparator, it is possible to always obtain an oscillation signal of a predetermined frequency regardless of the conditions at the time of element formation.
【図１】本発明の実施例に係るリングオシレータ回路を
示す回路図である。FIG. 1 is a circuit diagram showing a ring oscillator circuit according to an embodiment of the present invention.
【図２】同じくそのリングオシレータを示す回路図であ
る。FIG. 2 is a circuit diagram showing the ring oscillator of the same.
【図３】同じくその動作を示すタイミングチャート図で
ある。FIG. 3 is a timing chart diagram showing the same operation.
【図４】従来のリングオシレータ回路を示す回路図であ
る。FIG. 4 is a circuit diagram showing a conventional ring oscillator circuit.
【図５】同じくその遅延回路を示す回路図である。FIG. 5 is a circuit diagram showing the same delay circuit.
１，２，３；カウンタ ５，８；ＡＮＤゲート １２，１３；ディレイ回路 １５；リングオシレータ １８；比較器 １９；双方向シフトレジスタ ２５；容量回路 ２７乃至３０；遅延回路 1, 2, 3; counter 5, 8; AND gate 12, 13; delay circuit 15; Ring oscillator 18; Comparator 19; Bidirectional shift register 25; Capacitance circuit 27 to 30; delay circuit
Claims (2)
ンタと、周波数変更手段が設けられたリングオシレータ
と、このリングオシレータの出力が与えられる第２のカ
ウンタと、前記第１のカウンタの出力に基づく信号と前
記第２のカウンタの出力に基づく信号とを比較する比較
器と、この比較器の出力に基づいて前記周波数変更手段
を制御することにより前記リングオシレータの発振周波
数を制御する周波数制御手段とを有することを特徴とす
るリングオシレータ回路。1. A first counter for counting a clock signal, a ring oscillator provided with frequency changing means, a second counter to which an output of this ring oscillator is applied, and an output based on the output of said first counter. A comparator for comparing the signal with a signal based on the output of the second counter; and a frequency control means for controlling the oscillation frequency of the ring oscillator by controlling the frequency changing means based on the output of the comparator. A ring oscillator circuit having:
チング素子と、各スイッチング素子に接続された複数個
の容量素子とにより構成されていることを特徴とする請
求項１に記載のリングオシレータ回路。2. The ring oscillator circuit according to claim 1, wherein the frequency changing unit is composed of a plurality of switching elements and a plurality of capacitive elements connected to the respective switching elements. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP3180356A JP2953821B2 (en) | 1991-06-24 | 1991-06-24 | Ring oscillator circuit |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH053422A true JPH053422A (en) | 1993-01-08 |
| JP2953821B2 JP2953821B2 (en) | 1999-09-27 |
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ID=16081812
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3180356A Expired - Lifetime JP2953821B2 (en) | 1991-06-24 | 1991-06-24 | Ring oscillator circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953821B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015502700A (en) * | 2011-11-08 | 2015-01-22 | クアルコム，インコーポレイテッド | Frequency lock loop based on oscillator |
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1991
- 1991-06-24 JP JP3180356A patent/JP2953821B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2953821B2 (en) | 1999-09-27 |
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