JPH05337B2 - - Google Patents
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Description
〔発明の分野〕
本発明は、金属ケイ化物の層を生成するための
方法に関する。特に、適当な金属との接触状態に
おかれたシリコン（ケイ素）又はポリシリコンへ
多色輻射を照射することにより、或いは、シリコ
ン、ポリシリコン又は、他の基板上に金属及びシ
リコンを同時付着することにより金属ケイ化物の
層を生成する方法に関する。 半導体素子の製作の分野において、より小さな
個々の素子を製造し、よつて、シリコンの実効面
積あたりの素子の密度をより高くするという傾向
がある。この素子の寸法を減少させることによつ
てより厳格な処理が要求されることとなつた。例
えば、相互接続ラインのための幅及び他の幾何学
的形状は、サブミクロンのレベルに達している。
サブミクロンレベルの形状を特定するという設計
上の制約を満足するために、ドーパントの拡散に
ついてより正確な制御が必要とされる。高温での
処理中で拡散がおこり、ドーパント種が注入され
或いは以前に拡散された領域からのすべての方向
への拡散が結果として生じる。この拡散は、素子
製作の終り近くの最後の処理段階中に生じたりす
ると、素子の歩留りにとつて特に有害なものとな
る。拡散の横方向成分により、素子の特性にキヤ
パシタンス（ミラーキヤパシタンス）が付随する
こととなる。拡散の下方向成分は素子の接合点を
下方へと変位させ、このことは浅い接合点の素子
にとつては許容できない結果となる。そのような
拡散の程度は処理の時間及び処理中の温度レベル
の両方に関係する。従つて、ドーパント種の望ま
しくない拡散の広がりを押さえるために処理を短
縮し且つ処理温度を低下させることの両方が望ま
しいと一般に認識されている。 〔従来技術〕 MOS素子のためにゲートを作成することにお
いて及びバイポーラ素子とMOS素子との両方に
導電性相互接続部を適用することにおいて、用い
られてきた伝統的な材料は、例えば、Al，Au，
若しくはTi又は酸化物上に高度にドープされた
ポリシリコンなどの高導電性金属などであつた。
超大規模集積回路（VLSI）にとつて、特にMOS
素子にとつては超硬合金ケイ化物のゲート及び相
互接続部を使用することは非常に魅力的になつて
きた。というのは標準的にドープされたポリシリ
コンに比べその抵抗が減少しているからである。
MOS素子においてドープされたポリシリコンゲ
ート電極を金属ケイ化物／ポリシリコンの２層に
置き換えることは良く知られている。例えば、ポ
リサイド（polycide）などである。このことはポ
リシリコンゲートと酸化物との界面を保存しつつ
ゲートの抵抗を減少させる。 しかしながら、公知の技術（炉内のアニーリン
グ、レーザー、電子又はイオン）により現場でそ
のような化合物を生成するためには、高い温度が
要求される。サブミクロンレベルの幾何学的形状
について金属ケイ化物層を生成するためには、前
述した問題を避けるために処理を短い時間の間で
済ませる必要がある。 炉内のアニーリングは超硬合金ケイ化物の満足
のゆく膜を生成するが、アニール時間が長すぎて
VLSIにとつてドーパントの横方向拡散が高くな
りすぎる。集束され又は操作されるレーザー及び
電子ビームは満足な金属ケイ化物の層を生成する
ことができた。例えば、T.Shibata等による
“Metal Silicide Reactions Induced by CW
Scanned Laser and Electron Beams”、J.
Electrochemical Society、1981年版第128巻第
637頁を参照。しかし、これらの技術は今問題に
している製造技術としては好ましくない。なぜな
らば、高度に局所化された温度上昇が許容されな
い大きなひずみを導くからであり、又４−６イン
チ（約12.7−15.2センチメートル）径のシリコン
ウエフアの大面積にわたり一様に走査するために
多くの時間が必要とされるからである。加えて、
単色のレーザー輻射は、厚みの変化する誘電体の
上層から干渉効果を受ける。干渉効果によつて輻
射の非一様な吸収が導びかれ、そしてシリコン下
層の非一様な加熱がもたらされる。 〔発明の目的〕 本発明の目的は、短時間の処理により金属ケイ
化物の層を生成する方法を提供することである。 本発明の他の目的は、適切な金属との接触状態
に置かれたシリコン又はポリシリコンに多色輻射
を照射することにより金属ケイ化物層を生成する
ことである。 本発明の他の目的は、ウエフアの前表面を一様
に加熱する急速熱処理の技術を使用することによ
り金属ケイ化物層を生成することである。 本発明の他の目的は、単色輻射に付随する干渉
効果による非一様性を被ることなく金属ケイ化物
の層を生成することである。 〔発明の概要〕 ケイ化物生成金属との接触状態に置かれたシリ
コンの層へ多色輻射を急速に照射する。輻射は、
シリコン若しくはポリシリコンに付着された金属
へ又は金属と混合されたシリコンへ一様に適用さ
れる。ポリサイドゲートへの適用と同様にシリコ
ン上又はポリシリコン上にケイ化物生成金属と共
に同時付着されたシリコンに照射が適用されるの
が好適である。層全体にわたり温度は一様であり
約10秒間で600℃〜1100℃の間に上昇する。全加
熱時間は大体60秒以下であるのが望ましい。 〔好適実施例の説明〕 本発明の方法は、金属ケイ化物の層を生成する
ために多色輻射を用いる。「多色」の語は広範で
実質的に連続なスペクトルを有する輻射源を意味
するものとする。単一波長源（レーザー）又は多
重不連続波長を有する源とは異なる。多色の輻射
源を代表的には広いビームとして用いることによ
り、適当な金属との接触状態にあるシリコンの層
全体を急速且つ一様に加熱することができる。そ
れによりケイ化物の層が生成される。本明細書に
おいて「シリコン」又は「ケイ素」の語は、特に
断わらない限り単結晶又は多結晶を意味するもの
とする。層全体が同時に処理されるので膜におい
ての横方向の非均一性は無くなる。輻射によるエ
ネルギーは様々な波長を有していることから、ど
んな膜厚にとつてもやかましい干渉効果の問題は
生じない。例えば、膜の厚さが単色輻射の波長の
整数倍であるときには、単色輻射は吸収されるよ
りもむしろ反射されることが分つた。干渉性の上
層の厚さが横方向に変化するときには膜の表面に
わたつて又は膜と基板との間の境界面を横ぎつて
熱の勾配が発生するので、膜の成長が周期的に遅
くなつたり或いは過剰な膜の応力が生ずることと
なる。以下に詳細に述べるように、本発明によれ
ば拡散係数が許容できなくなるほど大きくする様
な温度上昇をもたらすこと無しに、層を形成する
ことができる。又横方向拡散の程度が大きくなる
ほど長い時間処理を継続すること無しに、層を形
成することができる。一般的に拡散係数は次の式
によつて与えられる。 Ｄ＝Do exp（−Ｅ／KＴ） 拡散の程度は次の式によつて与えられる。 Ｘ＝2DT ここにＴ＝温度、〓 Ｔ＝時間 である。 かくして理論的には横方向拡散を最少にすると
いうことに関しては、短い時間の間の高温段階と
長い時間の間の低温段階とは等価である。 室温において表面へ適用されたシリコンと金属
との混合物は、代表的には未反応であり且つ長い
時間のオーダーを有してはいない。室温において
基板上に付着された複合ケイ化物源からのケイ化
物膜は、アモルフアスであり、或いは極度に高い
抵抗率をもたらす非常に小さな粒子を有する。微
粒子の成長を促進させて満足のいく平均直径へと
又は理想的には単結晶膜へと成長させることが望
ましいと思わせる。本発明で開示する技術は、シ
リコン中のイオン注入損傷をアニールすることに
ついて最近発表された文献に記載のものと同じ装
置を使用する。その文献というのは、R.T.Fulks
等による“Rapid Isothermal Annealing of Ion
Implantation Damage Using ａ Thermal
Radiation Source”、App.Phys.Lett.、1981年版
39巻第604頁である。これらの文献は、イオン注
入により生じた結晶構造の損傷を修復するため
に、短時間の間高温でドープされた半導体を熱処
理するための方法及び装置を開示している。すな
わち、ウエフアは、真空（大気圧以下の約10-6ト
ール位）において、比較的一定で平坦なエネルギ
ー束をもたらす平坦なグラフアイト加熱器／輻射
器により生じた黒体輻射へと急速にさらされる。
露出時間は、代表的には60秒以下である。1200℃
の加熱器温度の場合には、ウエフアは約10秒で周
囲温度から最大の1000℃まで上昇する。例えば、
以下の文献を参照されたい。 D.F.Downey等の“Activation and Process
Characterization of Infrared Rapid
Isothermal and Furnace Annealing
Techniques”、Solid State Technology、1982
年９月第87頁；C.J.Russo による“VLSI
Applications Rapid Isothermal Annealing”、
1982年８月第139頁；R.Iscoffによる“Wafer
Annealing Systems”、Semiconductor
International 1981年11月第69頁である。 急速等温アニーリングを用いてイオン注入損傷
を修復するときには高温の露出する時間が短いこ
とによつて、ドーパントの拡散が最少化される。
光高温計によつて測定したウエフアの最大温度は
800℃／1000℃であり全露出時間は12−90秒であ
つた。800℃／1000℃の平衡温度に達するまでの
上昇時間は、１−10秒の間で変化することが分つ
た。この変化は、主として必要とされる電力密度
の増大に依存し、又より高い温度におけるシリコ
ンの自由キヤリヤ吸収が大きいことにも依存す
る。ある試行においては、反射損失を避けるため
に、ウエフアの付着層が加熱器から離れてそれに
対面するようにウエフアが露出された。しかしな
がら他の試行においては、前面照射を用いて連続
的にケイ化物膜が生成された。量産過程において
は、前面照射が標準的であろう。 ケイ化物というのは、金属とシリコンとの間に
形成された化合物である。これらの化合物のう
ち、低抵抗のオーム性電気接触及び相互接続に特
に適した或いはMOS素子内のゲートに特に適し
た化合物は、化学量論的な金属対シリコンの比が
１対２に等しいか或いはそれ以上若しくはそれ以
下であるようなＷ、Ta、Ti及びMoからなるケ
イ化物である。（PtSiは、そのシヨツトキー障壁
が高いのでシヨツトキー障壁を形成する。）この
適合性は、生成の条件が理にかなつたものである
ということ及び接触抵抗が低いということから生
じる。例えばS.P.Murarka、“Silicides for
VLST Applications”、24頁、Academic Press、
1983を参照されたい。 薄い金属シリコン複合物を焼結することによ
り、様々な方法でケイ化物を生成することができ
る。複合物の生成は以下の技法のうちいずれによ
つても達成することができる。 (1) スパツタリング、蒸着又は電気メツキによつ
てシリコン又はポリシリコンの上に金属を付着
すること (2) ２つの独立なターゲツトから所望の比率でシ
リコン、ポリシリコン又は酸化物上に金属及び
シリコンを同時スパツタリングすること (3) ホツトプレスした複合金属−シリコン・ター
ゲツトからシリコン、ポリシリコン又は酸化物
上にスパツタリングすること (4) ２つのフイラメント又は２重のｅ−ガン蒸着
器からシリコン、ポリシリコン又は酸化物シリ
コンと金属とを同時蒸着すること (5) 周囲圧力又は周囲以下の圧力において、シリ
コン、ポリシリコン又は酸化物の上にケイ化物
を化学蒸着すること 第１の技法(1)は、焼結前においてシリコンの表
面層以外の部分と金属とを混合しないので最も適
当な例という訳ではない。 技法(2)から(5)の各々は、よりよい原子の相互作
用をもたらし、或いはシリコンと金属との混合を
開始させる。以下の例は数種の好適な技法を開示
するものである。 単結晶基板上にシリコンと共に同時スパツター
したモリブデン まず基板をアルゴンによつてスパツター洗浄
し、もとからある酸化物を除去する。同時スパツ
ターした層の場合には、様々な温度での輻射エネ
ルギー露出時間に対する面積抵抗の減少は、第１
図のような曲線群によつて表わされる。付着され
た層の最初の面積抵抗は、55オーム／平方であつ
た。1000℃において20秒間の休止時間を伴う急速
等温処理は10の因子だけ面積抵抗を減少させると
いうことが理解され得る。これらの減少は、より
長い時間を要求する炉内の処理に匹敵するもので
ある。例えばH.J.Geipel、Jr.等による
“Composite Silicide Gato Electrodes
Interconnections for VLSI Device
Technologies”、IEEE J.Solid State Circuits
1980年版SC−15巻第482頁を参照されたい。
MoSi2の成長が最初の数秒間で始まり、そして層
の抵抗の減少の大部分がその時間の間に生ずるこ
とが信じられる。３インチ（約7.6センチメート
ル）以内の径のウエフアにおける面積抵抗の一様
性は、代表的には1000℃20秒の処理の場合に±２
％であつた。しかしより低い温度ではもう少し高
かつた。 単結晶シリコン及び多結晶シリコンの両方の上
へ複合ターゲツトからスパツターされたTiSix 超硬合金ケイ化物の場合の最低面積抵抗はチタ
ン２ケイ化物、TiSi2によつてもたらされる。従
つて、チタン２ケイ化物はVLSI応用において最
初に選ばれて使用されたものである。現実には化
学量論的に正確な量のチタン２ケイ化物の試料は
生産ベースにおいて製造しえない。ここで開示す
る膜についてのより的確な表現はTiSixであり、
ここにｘは2.5である。第２図に示しているのは、
単結晶Si上に付着された膜の面積抵抗と、800℃、
900℃、及び1000℃のそれぞれの試料温度につい
ての時間の関数としての急速処理をした後におけ
る面積抵抗との比を示している。抵抗率は４探針
によつて測定される。10秒後の1000℃において、
面積抵抗Rsは10の因子だけ減少し、絶対値が１
オーム／平方又は22マイクロオームcmとなつた。
より低い温度の場合にはこの抵抗の減少は急速な
ものではないが、しかし顕著なものである。面積
抵抗は、±１％以内で一様である。最終的な面積
抵抗は、処理中に基板へ印加されるバイアス電圧
によつて変化しうることが、分つた。一般的に以
下のことが言える。 (1) 最低値のRsは零バイアス電圧で与えられる。 (2) 約100Vのバイアス電圧は、Rsの最大値を与
える。このRsは、零バイアス電圧の時に得ら
れた値よりも20％大きい。 (3) バイアス電圧が約300Vになると、Rsはほと
んど変化しない。 複合ターゲツトから単結晶Si上へと付着された
TaSi2 ６ミクロンアルゴン圧においてSiウエフアの頂
部上に、2500ÅのTaSi2の膜が付着される。付着
は室温で行われ、ウエフア温度は300℃である。
次にウエフアを20秒間1200℃加熱器温度で急速に
加熱する。この際に、バリアン・アソシエイツ・
インコーポレイテツド社で製造されたIA−200急
速等温アニーラーという装置を用いる。付着され
た面積抵抗の値は、300℃の基板温度で付着され
たシートの場合の10−11オーム／平方から20℃の
基板温度で付着されたシートの場合の12−13オー
ム／平方まで変化する。 20秒間800℃又は12秒間1000℃において照射に
よつて処理された或いは、15分間1000℃において
炉内処理をされた様々な同時スパツターしたモリ
ブデン−ケイ化物試料の上に、電子回折及び
TEM分析がなされた。付着したばかりの未処理
の膜はアモルフアス電子回折パターンを示しそし
て微少粒子寸法を有していた。炉内処理されたこ
れらの試料は、12秒間1000℃において本発明に従
つて急速に加熱された試料と同程度の面積抵抗を
有していた。本発明の方法により製造された試料
は1000Åよりも大きな平均粒子寸法を示した。或
るものは5000Åと同程度の大きさであつた。
MoSi2の場合には電子回折は正方晶系のMoSi2相
のみの存在を示した。しかしながら、20秒間800
℃で処理された試料に対する電子回折パターン
は、六方晶系MoSi2相の存在を示した。この相
は、低温の炉内処理の場合にも観測された。例え
ば、S.Yanagisawa等による“Reaction of Mo
Thin Films on Si（100）Surfaces、”、J.
Electrochemical Society、1980年版第127巻第
1150頁を参照されたい。この試料の場合の100−
200Åの小さな粒子寸法は、高い抵抗率を寄与す
る。 〔発明の効果〕 本発明の例えば数秒間の急速輻射処理によつて
生成されたものは、超硬合金ケイ化物の低い抵抗
率、大きな粒子寸法の膜をもたらすことを可能に
する。さらにこのことは以下の表に示すケイ化物
についても同様であり、単結晶又は多結晶Siに隣
接して存在し得るドーパントの拡散が最小である
という利益をもたらす。
方法に関する。特に、適当な金属との接触状態に
おかれたシリコン（ケイ素）又はポリシリコンへ
多色輻射を照射することにより、或いは、シリコ
ン、ポリシリコン又は、他の基板上に金属及びシ
リコンを同時付着することにより金属ケイ化物の
層を生成する方法に関する。 半導体素子の製作の分野において、より小さな
個々の素子を製造し、よつて、シリコンの実効面
積あたりの素子の密度をより高くするという傾向
がある。この素子の寸法を減少させることによつ
てより厳格な処理が要求されることとなつた。例
えば、相互接続ラインのための幅及び他の幾何学
的形状は、サブミクロンのレベルに達している。
サブミクロンレベルの形状を特定するという設計
上の制約を満足するために、ドーパントの拡散に
ついてより正確な制御が必要とされる。高温での
処理中で拡散がおこり、ドーパント種が注入され
或いは以前に拡散された領域からのすべての方向
への拡散が結果として生じる。この拡散は、素子
製作の終り近くの最後の処理段階中に生じたりす
ると、素子の歩留りにとつて特に有害なものとな
る。拡散の横方向成分により、素子の特性にキヤ
パシタンス（ミラーキヤパシタンス）が付随する
こととなる。拡散の下方向成分は素子の接合点を
下方へと変位させ、このことは浅い接合点の素子
にとつては許容できない結果となる。そのような
拡散の程度は処理の時間及び処理中の温度レベル
の両方に関係する。従つて、ドーパント種の望ま
しくない拡散の広がりを押さえるために処理を短
縮し且つ処理温度を低下させることの両方が望ま
しいと一般に認識されている。 〔従来技術〕 MOS素子のためにゲートを作成することにお
いて及びバイポーラ素子とMOS素子との両方に
導電性相互接続部を適用することにおいて、用い
られてきた伝統的な材料は、例えば、Al，Au，
若しくはTi又は酸化物上に高度にドープされた
ポリシリコンなどの高導電性金属などであつた。
超大規模集積回路（VLSI）にとつて、特にMOS
素子にとつては超硬合金ケイ化物のゲート及び相
互接続部を使用することは非常に魅力的になつて
きた。というのは標準的にドープされたポリシリ
コンに比べその抵抗が減少しているからである。
MOS素子においてドープされたポリシリコンゲ
ート電極を金属ケイ化物／ポリシリコンの２層に
置き換えることは良く知られている。例えば、ポ
リサイド（polycide）などである。このことはポ
リシリコンゲートと酸化物との界面を保存しつつ
ゲートの抵抗を減少させる。 しかしながら、公知の技術（炉内のアニーリン
グ、レーザー、電子又はイオン）により現場でそ
のような化合物を生成するためには、高い温度が
要求される。サブミクロンレベルの幾何学的形状
について金属ケイ化物層を生成するためには、前
述した問題を避けるために処理を短い時間の間で
済ませる必要がある。 炉内のアニーリングは超硬合金ケイ化物の満足
のゆく膜を生成するが、アニール時間が長すぎて
VLSIにとつてドーパントの横方向拡散が高くな
りすぎる。集束され又は操作されるレーザー及び
電子ビームは満足な金属ケイ化物の層を生成する
ことができた。例えば、T.Shibata等による
“Metal Silicide Reactions Induced by CW
Scanned Laser and Electron Beams”、J.
Electrochemical Society、1981年版第128巻第
637頁を参照。しかし、これらの技術は今問題に
している製造技術としては好ましくない。なぜな
らば、高度に局所化された温度上昇が許容されな
い大きなひずみを導くからであり、又４−６イン
チ（約12.7−15.2センチメートル）径のシリコン
ウエフアの大面積にわたり一様に走査するために
多くの時間が必要とされるからである。加えて、
単色のレーザー輻射は、厚みの変化する誘電体の
上層から干渉効果を受ける。干渉効果によつて輻
射の非一様な吸収が導びかれ、そしてシリコン下
層の非一様な加熱がもたらされる。 〔発明の目的〕 本発明の目的は、短時間の処理により金属ケイ
化物の層を生成する方法を提供することである。 本発明の他の目的は、適切な金属との接触状態
に置かれたシリコン又はポリシリコンに多色輻射
を照射することにより金属ケイ化物層を生成する
ことである。 本発明の他の目的は、ウエフアの前表面を一様
に加熱する急速熱処理の技術を使用することによ
り金属ケイ化物層を生成することである。 本発明の他の目的は、単色輻射に付随する干渉
効果による非一様性を被ることなく金属ケイ化物
の層を生成することである。 〔発明の概要〕 ケイ化物生成金属との接触状態に置かれたシリ
コンの層へ多色輻射を急速に照射する。輻射は、
シリコン若しくはポリシリコンに付着された金属
へ又は金属と混合されたシリコンへ一様に適用さ
れる。ポリサイドゲートへの適用と同様にシリコ
ン上又はポリシリコン上にケイ化物生成金属と共
に同時付着されたシリコンに照射が適用されるの
が好適である。層全体にわたり温度は一様であり
約10秒間で600℃〜1100℃の間に上昇する。全加
熱時間は大体60秒以下であるのが望ましい。 〔好適実施例の説明〕 本発明の方法は、金属ケイ化物の層を生成する
ために多色輻射を用いる。「多色」の語は広範で
実質的に連続なスペクトルを有する輻射源を意味
するものとする。単一波長源（レーザー）又は多
重不連続波長を有する源とは異なる。多色の輻射
源を代表的には広いビームとして用いることによ
り、適当な金属との接触状態にあるシリコンの層
全体を急速且つ一様に加熱することができる。そ
れによりケイ化物の層が生成される。本明細書に
おいて「シリコン」又は「ケイ素」の語は、特に
断わらない限り単結晶又は多結晶を意味するもの
とする。層全体が同時に処理されるので膜におい
ての横方向の非均一性は無くなる。輻射によるエ
ネルギーは様々な波長を有していることから、ど
んな膜厚にとつてもやかましい干渉効果の問題は
生じない。例えば、膜の厚さが単色輻射の波長の
整数倍であるときには、単色輻射は吸収されるよ
りもむしろ反射されることが分つた。干渉性の上
層の厚さが横方向に変化するときには膜の表面に
わたつて又は膜と基板との間の境界面を横ぎつて
熱の勾配が発生するので、膜の成長が周期的に遅
くなつたり或いは過剰な膜の応力が生ずることと
なる。以下に詳細に述べるように、本発明によれ
ば拡散係数が許容できなくなるほど大きくする様
な温度上昇をもたらすこと無しに、層を形成する
ことができる。又横方向拡散の程度が大きくなる
ほど長い時間処理を継続すること無しに、層を形
成することができる。一般的に拡散係数は次の式
によつて与えられる。 Ｄ＝Do exp（−Ｅ／KＴ） 拡散の程度は次の式によつて与えられる。 Ｘ＝2DT ここにＴ＝温度、〓 Ｔ＝時間 である。 かくして理論的には横方向拡散を最少にすると
いうことに関しては、短い時間の間の高温段階と
長い時間の間の低温段階とは等価である。 室温において表面へ適用されたシリコンと金属
との混合物は、代表的には未反応であり且つ長い
時間のオーダーを有してはいない。室温において
基板上に付着された複合ケイ化物源からのケイ化
物膜は、アモルフアスであり、或いは極度に高い
抵抗率をもたらす非常に小さな粒子を有する。微
粒子の成長を促進させて満足のいく平均直径へと
又は理想的には単結晶膜へと成長させることが望
ましいと思わせる。本発明で開示する技術は、シ
リコン中のイオン注入損傷をアニールすることに
ついて最近発表された文献に記載のものと同じ装
置を使用する。その文献というのは、R.T.Fulks
等による“Rapid Isothermal Annealing of Ion
Implantation Damage Using ａ Thermal
Radiation Source”、App.Phys.Lett.、1981年版
39巻第604頁である。これらの文献は、イオン注
入により生じた結晶構造の損傷を修復するため
に、短時間の間高温でドープされた半導体を熱処
理するための方法及び装置を開示している。すな
わち、ウエフアは、真空（大気圧以下の約10-6ト
ール位）において、比較的一定で平坦なエネルギ
ー束をもたらす平坦なグラフアイト加熱器／輻射
器により生じた黒体輻射へと急速にさらされる。
露出時間は、代表的には60秒以下である。1200℃
の加熱器温度の場合には、ウエフアは約10秒で周
囲温度から最大の1000℃まで上昇する。例えば、
以下の文献を参照されたい。 D.F.Downey等の“Activation and Process
Characterization of Infrared Rapid
Isothermal and Furnace Annealing
Techniques”、Solid State Technology、1982
年９月第87頁；C.J.Russo による“VLSI
Applications Rapid Isothermal Annealing”、
1982年８月第139頁；R.Iscoffによる“Wafer
Annealing Systems”、Semiconductor
International 1981年11月第69頁である。 急速等温アニーリングを用いてイオン注入損傷
を修復するときには高温の露出する時間が短いこ
とによつて、ドーパントの拡散が最少化される。
光高温計によつて測定したウエフアの最大温度は
800℃／1000℃であり全露出時間は12−90秒であ
つた。800℃／1000℃の平衡温度に達するまでの
上昇時間は、１−10秒の間で変化することが分つ
た。この変化は、主として必要とされる電力密度
の増大に依存し、又より高い温度におけるシリコ
ンの自由キヤリヤ吸収が大きいことにも依存す
る。ある試行においては、反射損失を避けるため
に、ウエフアの付着層が加熱器から離れてそれに
対面するようにウエフアが露出された。しかしな
がら他の試行においては、前面照射を用いて連続
的にケイ化物膜が生成された。量産過程において
は、前面照射が標準的であろう。 ケイ化物というのは、金属とシリコンとの間に
形成された化合物である。これらの化合物のう
ち、低抵抗のオーム性電気接触及び相互接続に特
に適した或いはMOS素子内のゲートに特に適し
た化合物は、化学量論的な金属対シリコンの比が
１対２に等しいか或いはそれ以上若しくはそれ以
下であるようなＷ、Ta、Ti及びMoからなるケ
イ化物である。（PtSiは、そのシヨツトキー障壁
が高いのでシヨツトキー障壁を形成する。）この
適合性は、生成の条件が理にかなつたものである
ということ及び接触抵抗が低いということから生
じる。例えばS.P.Murarka、“Silicides for
VLST Applications”、24頁、Academic Press、
1983を参照されたい。 薄い金属シリコン複合物を焼結することによ
り、様々な方法でケイ化物を生成することができ
る。複合物の生成は以下の技法のうちいずれによ
つても達成することができる。 (1) スパツタリング、蒸着又は電気メツキによつ
てシリコン又はポリシリコンの上に金属を付着
すること (2) ２つの独立なターゲツトから所望の比率でシ
リコン、ポリシリコン又は酸化物上に金属及び
シリコンを同時スパツタリングすること (3) ホツトプレスした複合金属−シリコン・ター
ゲツトからシリコン、ポリシリコン又は酸化物
上にスパツタリングすること (4) ２つのフイラメント又は２重のｅ−ガン蒸着
器からシリコン、ポリシリコン又は酸化物シリ
コンと金属とを同時蒸着すること (5) 周囲圧力又は周囲以下の圧力において、シリ
コン、ポリシリコン又は酸化物の上にケイ化物
を化学蒸着すること 第１の技法(1)は、焼結前においてシリコンの表
面層以外の部分と金属とを混合しないので最も適
当な例という訳ではない。 技法(2)から(5)の各々は、よりよい原子の相互作
用をもたらし、或いはシリコンと金属との混合を
開始させる。以下の例は数種の好適な技法を開示
するものである。 単結晶基板上にシリコンと共に同時スパツター
したモリブデン まず基板をアルゴンによつてスパツター洗浄
し、もとからある酸化物を除去する。同時スパツ
ターした層の場合には、様々な温度での輻射エネ
ルギー露出時間に対する面積抵抗の減少は、第１
図のような曲線群によつて表わされる。付着され
た層の最初の面積抵抗は、55オーム／平方であつ
た。1000℃において20秒間の休止時間を伴う急速
等温処理は10の因子だけ面積抵抗を減少させると
いうことが理解され得る。これらの減少は、より
長い時間を要求する炉内の処理に匹敵するもので
ある。例えばH.J.Geipel、Jr.等による
“Composite Silicide Gato Electrodes
Interconnections for VLSI Device
Technologies”、IEEE J.Solid State Circuits
1980年版SC−15巻第482頁を参照されたい。
MoSi2の成長が最初の数秒間で始まり、そして層
の抵抗の減少の大部分がその時間の間に生ずるこ
とが信じられる。３インチ（約7.6センチメート
ル）以内の径のウエフアにおける面積抵抗の一様
性は、代表的には1000℃20秒の処理の場合に±２
％であつた。しかしより低い温度ではもう少し高
かつた。 単結晶シリコン及び多結晶シリコンの両方の上
へ複合ターゲツトからスパツターされたTiSix 超硬合金ケイ化物の場合の最低面積抵抗はチタ
ン２ケイ化物、TiSi2によつてもたらされる。従
つて、チタン２ケイ化物はVLSI応用において最
初に選ばれて使用されたものである。現実には化
学量論的に正確な量のチタン２ケイ化物の試料は
生産ベースにおいて製造しえない。ここで開示す
る膜についてのより的確な表現はTiSixであり、
ここにｘは2.5である。第２図に示しているのは、
単結晶Si上に付着された膜の面積抵抗と、800℃、
900℃、及び1000℃のそれぞれの試料温度につい
ての時間の関数としての急速処理をした後におけ
る面積抵抗との比を示している。抵抗率は４探針
によつて測定される。10秒後の1000℃において、
面積抵抗Rsは10の因子だけ減少し、絶対値が１
オーム／平方又は22マイクロオームcmとなつた。
より低い温度の場合にはこの抵抗の減少は急速な
ものではないが、しかし顕著なものである。面積
抵抗は、±１％以内で一様である。最終的な面積
抵抗は、処理中に基板へ印加されるバイアス電圧
によつて変化しうることが、分つた。一般的に以
下のことが言える。 (1) 最低値のRsは零バイアス電圧で与えられる。 (2) 約100Vのバイアス電圧は、Rsの最大値を与
える。このRsは、零バイアス電圧の時に得ら
れた値よりも20％大きい。 (3) バイアス電圧が約300Vになると、Rsはほと
んど変化しない。 複合ターゲツトから単結晶Si上へと付着された
TaSi2 ６ミクロンアルゴン圧においてSiウエフアの頂
部上に、2500ÅのTaSi2の膜が付着される。付着
は室温で行われ、ウエフア温度は300℃である。
次にウエフアを20秒間1200℃加熱器温度で急速に
加熱する。この際に、バリアン・アソシエイツ・
インコーポレイテツド社で製造されたIA−200急
速等温アニーラーという装置を用いる。付着され
た面積抵抗の値は、300℃の基板温度で付着され
たシートの場合の10−11オーム／平方から20℃の
基板温度で付着されたシートの場合の12−13オー
ム／平方まで変化する。 20秒間800℃又は12秒間1000℃において照射に
よつて処理された或いは、15分間1000℃において
炉内処理をされた様々な同時スパツターしたモリ
ブデン−ケイ化物試料の上に、電子回折及び
TEM分析がなされた。付着したばかりの未処理
の膜はアモルフアス電子回折パターンを示しそし
て微少粒子寸法を有していた。炉内処理されたこ
れらの試料は、12秒間1000℃において本発明に従
つて急速に加熱された試料と同程度の面積抵抗を
有していた。本発明の方法により製造された試料
は1000Åよりも大きな平均粒子寸法を示した。或
るものは5000Åと同程度の大きさであつた。
MoSi2の場合には電子回折は正方晶系のMoSi2相
のみの存在を示した。しかしながら、20秒間800
℃で処理された試料に対する電子回折パターン
は、六方晶系MoSi2相の存在を示した。この相
は、低温の炉内処理の場合にも観測された。例え
ば、S.Yanagisawa等による“Reaction of Mo
Thin Films on Si（100）Surfaces、”、J.
Electrochemical Society、1980年版第127巻第
1150頁を参照されたい。この試料の場合の100−
200Åの小さな粒子寸法は、高い抵抗率を寄与す
る。 〔発明の効果〕 本発明の例えば数秒間の急速輻射処理によつて
生成されたものは、超硬合金ケイ化物の低い抵抗
率、大きな粒子寸法の膜をもたらすことを可能に
する。さらにこのことは以下の表に示すケイ化物
についても同様であり、単結晶又は多結晶Siに隣
接して存在し得るドーパントの拡散が最小である
という利益をもたらす。
【表】
この技術をポリサイドゲートMOSの試験構造
について評価する仕事が現在行われている。そこ
では、シリコン基板上で成長したゲート酸化物上
にポリシリコンが付着されたドープトポリシリコ
ンの上に超硬合金ケイ化物が付着されている。こ
こで、ソース−ドレイン注入損傷の除去及びケイ
化物の焼結が、単一の急速等温照射によつてなさ
れる。このことによつて、外への拡散によるリン
又はその他の揮発性ドーパントが損失する傾向が
弱められる。この急速等温方法によつて、様々な
集積回路処理段階において高温のウエフア照射を
最少にすることがもたらされる。さらに高い処理
量及び歩留りがもたらされそして一様性が優秀と
なりしかも処理中にウエフア及び輻射源をおたが
いに移動させる必要性がなくなる。ケイ化物は急
速に焼結され得ないことそして著しい拡散無しに
注入ドーパントが活性され得ないことを証明する
ために、以下の実験が行われた。まずSi（100）ウ
エフアが60kevAs+によつて注入され、次に2000
ÅのTiSi2がその注入表面上にスパツターされた。
ウエフアの急速等温多色輻射（1200℃の加熱器温
度で110秒間）が次に実行された。期待どおりケ
イ化物は低い面積抵抗を示し、As+の最少のドー
パント再拡散が示された。
について評価する仕事が現在行われている。そこ
では、シリコン基板上で成長したゲート酸化物上
にポリシリコンが付着されたドープトポリシリコ
ンの上に超硬合金ケイ化物が付着されている。こ
こで、ソース−ドレイン注入損傷の除去及びケイ
化物の焼結が、単一の急速等温照射によつてなさ
れる。このことによつて、外への拡散によるリン
又はその他の揮発性ドーパントが損失する傾向が
弱められる。この急速等温方法によつて、様々な
集積回路処理段階において高温のウエフア照射を
最少にすることがもたらされる。さらに高い処理
量及び歩留りがもたらされそして一様性が優秀と
なりしかも処理中にウエフア及び輻射源をおたが
いに移動させる必要性がなくなる。ケイ化物は急
速に焼結され得ないことそして著しい拡散無しに
注入ドーパントが活性され得ないことを証明する
ために、以下の実験が行われた。まずSi（100）ウ
エフアが60kevAs+によつて注入され、次に2000
ÅのTiSi2がその注入表面上にスパツターされた。
ウエフアの急速等温多色輻射（1200℃の加熱器温
度で110秒間）が次に実行された。期待どおりケ
イ化物は低い面積抵抗を示し、As+の最少のドー
パント再拡散が示された。
第１図は、Mo−Si膜の面積抵抗対露出時間の
曲線群である。第２図は、Ti−Six膜の面積抵抗
対露出時間の曲線群である。
曲線群である。第２図は、Ti−Six膜の面積抵抗
対露出時間の曲線群である。
１ 表面シラノール基密度が100Å2当り0.3個以
上３個以下の範囲の乾式法で製造された無水ケイ
酸を水系溶媒に分散させたことを特徴とする無水
ケイ酸の水分散液組成物。
上３個以下の範囲の乾式法で製造された無水ケイ
酸を水系溶媒に分散させたことを特徴とする無水
ケイ酸の水分散液組成物。
Claims (1)
- つて、 前記金属にケイ素を混合する前記の段階が、複
合金属ケイ化物ターゲツトからスパツタリングす
る段階によりなされるところの方法。 ５ 特許請求の範囲第２項に記載された方法であ
つて、 前記金属にケイ素を混合させる前記の段階が、
別個の源からケイ素及び金属を同時蒸着する段階
によりなされるところの方法。 ６ 特許請求の範囲第１項または第２項に記載さ
れた方法であつて、 前記の多色輻射の源を設ける段階が、赤外及び
可視スペクトルの広い幅にわたつて比較的一様な
エネルギー束を有する輻射器を設ける段階からな
るところの方法。 ７ 特許請求の範囲第６項に記載された方法であ
つて、 前記ケイ素が多結晶ケイ素であるところの方
法。 ８ 特許請求の範囲第６項に記載された方法であ
つて、 前記の多色輻射を方向づける段階が、10〜30秒
の時間の間、多色輻射を方向づける段階によつて
なされるところの方法。 ９ 特許請求の範囲第１項に記載された方法であ
つて、 金属にケイ素を接触させる前記の段階が、ケイ
素表面上に金属を付着させる段階によりなされる
ところの方法。 １０ 特許請求の範囲第９項に記載された方法で
あつて、 ケイ素の表面上に金属を付着させる前記の段階
が、単結晶ケイ素の表面上にケイ化物生成金属を
付着させる段階によりなされるところの方法。 １１ 特許請求の範囲第９項に記載された方法で
あつて、 ケイ素の表面上に金属を付着させる前記の段階
が、多結晶ケイ素の表面上にケイ化物生成金属を
付着させる段階によりなされるところの方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/505,678 US4522845A (en) | 1983-06-20 | 1983-06-20 | Process for producing a layer of a metal silicide by applying multichromatic radiation |
| US505678 | 1983-06-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS605014A JPS605014A (ja) | 1985-01-11 |
| JPH05337B2 true JPH05337B2 (ja) | 1993-01-05 |
Family
ID=24011352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59089595A Granted JPS605014A (ja) | 1983-06-20 | 1984-05-07 | 多色輻射の照射による金属ケイ化物層の生成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4522845A (ja) |
| JP (1) | JPS605014A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07107190B2 (ja) * | 1984-03-30 | 1995-11-15 | キヤノン株式会社 | 光化学気相成長方法 |
| US4617237A (en) * | 1984-05-14 | 1986-10-14 | Allied Corporation | Production of conductive metal silicide films from ultrafine powders |
| US4661228A (en) * | 1984-05-17 | 1987-04-28 | Varian Associates, Inc. | Apparatus and method for manufacturing planarized aluminum films |
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| US5155337A (en) * | 1989-12-21 | 1992-10-13 | North Carolina State University | Method and apparatus for controlling rapid thermal processing systems |
| US5122479A (en) * | 1991-04-11 | 1992-06-16 | At&T Bell Laboratories | Semiconductor device comprising a silicide layer, and method of making the device |
| JPH08335641A (ja) * | 1995-06-06 | 1996-12-17 | Texas Instr Inc <Ti> | チタン・ポリサイドｃｍｏｓ回路にオーミック・コンタクトを設ける方法及びそのオーミック・コンタクトを有する集積回路 |
| US5771110A (en) * | 1995-07-03 | 1998-06-23 | Sanyo Electric Co., Ltd. | Thin film transistor device, display device and method of fabricating the same |
| US6790714B2 (en) | 1995-07-03 | 2004-09-14 | Sanyo Electric Co., Ltd. | Semiconductor device, display device and method of fabricating the same |
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| US5888888A (en) * | 1997-01-29 | 1999-03-30 | Ultratech Stepper, Inc. | Method for forming a silicide region on a silicon body |
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| US6420264B1 (en) | 2000-04-12 | 2002-07-16 | Ultratech Stepper, Inc. | Method of forming a silicide region in a Si substrate and a device having same |
| KR100414735B1 (ko) * | 2001-12-10 | 2004-01-13 | 주식회사 하이닉스반도체 | 반도체소자 및 그 형성 방법 |
| US9040398B2 (en) * | 2006-05-16 | 2015-05-26 | Cree, Inc. | Method of fabricating seminconductor devices including self aligned refractory contacts |
Family Cites Families (1)
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|---|---|---|---|---|
| US4417347A (en) * | 1981-05-12 | 1983-11-22 | Varian Associates, Inc. | Semiconductor processor incorporating blackbody radiation source with constant planar energy flux |
-
1983
- 1983-06-20 US US06/505,678 patent/US4522845A/en not_active Expired - Lifetime
-
1984
- 1984-05-07 JP JP59089595A patent/JPS605014A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4522845A (en) | 1985-06-11 |
| JPS605014A (ja) | 1985-01-11 |
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