JPH05335596A - Semiconductor acceleration sensor and manufacture thereof - Google Patents

Semiconductor acceleration sensor and manufacture thereof

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JPH05335596A
JPH05335596A JP5341891A JP5341891A JPH05335596A JP H05335596 A JPH05335596 A JP H05335596A JP 5341891 A JP5341891 A JP 5341891A JP 5341891 A JP5341891 A JP 5341891A JP H05335596 A JPH05335596 A JP H05335596A
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JP
Japan
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portion
weight
acceleration sensor
fixed
side
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Application number
JP5341891A
Other languages
Japanese (ja)
Inventor
Hideo Muro
英夫 室
Original Assignee
Nissan Motor Co Ltd
日産自動車株式会社
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Publication date
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Publication of JPH05335596A publication Critical patent/JPH05335596A/en
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Abstract

PURPOSE:To obtain a semiconductor acceleration sensor with a stopper which does not require any cost for mounting such as bonding for the stopper, controls gap with high accuracy and does not break even when an excessive acceleration is applied during wafer process. CONSTITUTION:A weight and side of weight which are displaced together during application of acceleration are defined by etching two layers in both sides of a triple-layer structure of an N type layer/oxide film/P type substrate to form grooves 27, 28, a part where both grooves are mutually off-set on the surface is provided and both grooves are connected by etching the oxide film 31 in the lateral direction. Thereby, the weight/side of weight may be displaced and the offset area works simultaneously as a built-in stopper.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】この発明はストッパ付きの半導体加速度センサおよびその製造方法に関する。 BACKGROUND OF THE INVENTION This invention relates to a semiconductor acceleration sensor and its manufacturing method with the stopper.

【0002】 [0002]

【従来の技術】この種の半導体加速度センサとしては、 2. Description of the Related Art As a semiconductor acceleration sensor of this type,
「 A Batch-Fabricated SiliconAccelerometer 」(I "A Batch-Fabricated SiliconAccelerometer" (I
EEE TRANS. VOL.ED-26 DEC.1979)に記載されたようなものがあり、これを図6および図7に示す。 EEE TRANS. VOL.ED-26 DEC.1979) may include the described, which is shown in FIGS. すなわちシリコンウエハ1から選択的エッチングにより溝10の部分が取り除かれて、錘部3と固定部4から延びてその錘部3を支持する肉薄の片持ち梁2が形成されている。 That is removed the portion of the groove 10 by selective etching from the silicon wafer 1, the cantilever beam 2 of the thin to support the weight portion 3 extends weight portion 3 from the fixing portion 4 is formed. 片持ち梁2の上面にはピエゾ抵抗5が形成されていて加速度の印加により梁2がたわんだときの応力により抵抗値が変化する。 Resistance by stress when flexed beam 2 by application of acceleration have piezoresistive 5 is formed on the upper surface of the cantilever 2 is changed. さらに固定部4上面にもピエゾ抵抗6が形成されており抵抗5とともにブリッジ回路が構成される。 Furthermore bridge circuit is formed with a fixed portion 4 to the upper surface and piezoresistor 6 is formed resistor 5. シリコンウエハ1の上下両面にはストッパ7、8が設けられ過大な加速度を受けたときに片持ち梁2が破損するのを防止する。 The upper and lower surfaces of the silicon wafer 1 cantilever 2 is prevented from being damaged when the stopper 7 and 8 that have undergone excessive acceleration provided.

【0003】このようなシリコンウエハは図8に示すようなプロセスで製造される。 Such a silicon wafer is prepared by a process as shown in FIG. 先ず、工程(a)において、単結晶P型(100)シリコン基板11上にn形エピタキシャル層12を成長させ、表面から基板11へ達するようなP型拡散層領域13を形成する。 First, in step (a), the single crystal P-type (100) is grown an n-type epitaxial layer 12 on the silicon substrate 11 to form a P-type diffusion layer region 13 as from the surface to reach the substrate 11. このP型領域13は図7における溝10とすべく、錘部3を取り囲むような配列とされる。 The P-type region 13 so as to the groove 10 in FIG. 7, are arranged so as to surround the weight portion 3. n形エピタキシャル層12の上にはSiO 2膜(シリコン酸化膜)14が形成されている。 on the n-type epitaxial layer 12 is a SiO 2 film (silicon oxide film) 14 is formed.

【0004】次に、(b)の工程で、ボロンのイオン注入などによりP型ピエゾ抵抗15を<110>方向に形成し、裏面にSi 34等の耐エッチング膜16を被着させてパターンニングを行なう。 [0004] Next, in the step of (b), the P-type piezoresistive 15 formed in the <110> direction by such as boron ion implantation, by depositing the anti-etching film 16 such as a Si 3 N 4 on the back surface perform patterning.

【0005】その後、工程(c)で、コンタクトエッチングおよび配線電極17の形成を行なう。 [0005] Thereafter, in step (c), performing the formation of the contact etch and wiring electrodes 17. 最後の工程(d)で、n型エピタキシャル層12を正電位にバイアスしながらシリコンウエハを異方性アルカリエッチング液でエッチングすると、P型基板11は(111)面を残すようにエッチングが進み、P型領域13がある部分では表面までエッチングされる。 In the last step (d), when etching the silicon wafer by anisotropic alkaline etching solution while biasing the n-type epitaxial layer 12 to a positive potential, P-type substrate 11 advances etching to leave the (111) plane, in a portion where there is a P-type region 13 is etched up to the surface. 一方、梁の部分ではn On the other hand, n in the portion of the beam
型エピタキシャル層12だけがエッチングされずに残り、錘部3を支持した片持ち梁2が得られる。 Only -type epitaxial layer 12 is remained without being etched, cantilever 2 can be obtained which supports the weight portion 3.

【0006】以上の工程により、バッチ処理で作られたシリコンウエハはその後チップに分割されて、上下のストッパ7、8が接着等により固定されストッパ付き加速度センサとなる。 [0006] Through the above process, is divided into thereafter the silicon wafer was made in batch processing chip, the upper and lower stoppers 7, 8 as an acceleration sensor with a fixed stop by an adhesive or the like.

【0007】この他、ストッパをチップ内に作り込むものとして、L字形に成形されたP形領域を周囲のn形領域に正電圧を印加しながら強アルカリ性の異方性エッチング液を用いてエレクトロケミカルエッチングを行なう方式や、n+ シリコン埋め込み層を混合比 HF:HN [0007] In addition, as to fabricate the stopper into the chip, using an applied while strongly alkaline anisotropic etchant positive voltage P-type region which is formed in an L-shape around the n-type region electroporation method and performing chemical etching, n + silicon buried mixing ratio layer HF: HN
3 :CH 3 COOH=1:3:8 の液で横方向に選択性エッチングを行なう方式などが提案されている。 O 3: CH 3 COOH = 1 : 3: such as a method of performing selective etching with 8 liquid in the transverse direction is proposed.

【0008】 [0008]

【発明が解決しようとする課題】しかしながらこのような従来の半導体加速度センサにおいては、ストッパ接着方式の場合、ウエハ処理プロセスの完了後、すなわち片持ち梁を形成した後に、上下のストッパを接着するような構成となっているので、(1)ウエハ処理プロセス中に過大な加速度が加わったとき片持ち梁が破損し歩どまりが大幅に悪化する、(2)チップ毎に上下ストッパを接着するのに手間がかかり実装コストが高くなる、 In However, such a conventional semiconductor acceleration sensor INVENTION SUMMARY is], when the stopper bonding method, after completion of the wafer processing process, ie after the formation of the cantilever, so as to bond the upper and lower stopper since a Do arrangement, (1) a wafer processing cantilever when an excessive acceleration is applied in the process is broken the yield is greatly worsened, to adhere the upper and lower stoppers for each (2) chip implementation cost takes time increases,
(3)ストッパとのギャップの精度管理が難しく共振防止のエアダンピング効果を安定的に得るのが困難である等の問題がある。 (3) there are problems such quality control is difficult difficult to obtain stably the air damping effect of the resonance prevention of gap between the stopper.

【0009】またチップ内作り込みタイプでも、異方性エッチング方式では途中段階でエッチストップ面となる(111)面が生じて、任意の形状にエッチングできない問題、n+ 埋め込み層の選択性エッチング方式では液管理が微妙なため大面積を安定してエッチングするのが困難という問題があり、いずれも商業的な実用化に至っていないのが現状である。 [0009] Also in the type of building in the chip, and an anisotropic etching method is the etch stop surfaces at an intermediate stage (111) plane is generated, any shape can not be etched problems, n + buried layer of the selective etching method in order liquid management is subtly a large area stably there is a problem that difficult to etch, both of which has not yet reached the commercial practice. したがってこの発明は、ウエハ処理プロセス中において困難な障害なしにストッパを形成できるようにして、上記問題点を解決することを目的とする。 Accordingly the present invention, without difficult obstacles during wafer processing process so as to form a stopper, and an object thereof is to solve the above problems.

【0010】 [0010]

【課題を解決するための手段】本発明は単結晶半導体基板上に絶縁膜を介して形成された単結晶半導体層を有し、前記単結晶半導体基板は該基板に形成された溝により錘部と固定部とに分割され、前記単結晶半導体層は該層に形成された溝により前記錘部に略対応する錘側部と前記固定部に略対応する固定側部と該固定側部と錘側部とを接続する梁とに区画され、前記各溝は、互いに平面上オフセットする部分を有して前記錘部と固定側部とが、または前記固定部と錘側部とが重なるように形成するとともに、前記絶縁膜を錘部周縁にそって除去した空隙を介して連通させて、エッチングにより空隙を除去して錘部が変位可能となると同時にオフセット部分が内蔵ストッパとなるようにした。 The present invention SUMMARY OF] has a single-crystal semiconductor layer formed over an insulating film on a single crystal semiconductor substrate, the single crystal semiconductor substrate is weight part by a groove formed in the substrate and is divided into a fixed portion, wherein the single crystal semiconductor layer fixed side portions and the fixed side and the weight of substantially corresponding to the fixing portions substantially corresponding weight side to the weight portion by a groove formed in the layer is divided into a beam which connects the side, wherein each groove, so that with the weight portion and the fixed side portions has a portion on a plane offset from one another, or with the fixed portion and the weight side overlaps thereby forming, said communicated an insulating film via a gap that has been removed along the spindle portion periphery, the weight unit by removing the voids is to simultaneously offset portion when the displaceable is built stopper by etching.

【0011】 [0011]

【実施例】図1および図2は本発明の実施例を示し、単結晶P形シリコン基板20の上に絶縁膜31を介して単結晶n形シリコン層21が形成され、SiO 2膜23でカバーされている。 EXAMPLES 1 and 2 show an embodiment of the present invention, a single crystal n-type silicon layer 21 through the insulating film 31 on the single crystal P-type silicon substrate 20 is formed, in the SiO 2 film 23 It is covered. P形基板20は裏面からのエッチング溝28によりほぼ正方形の錘部33と固定部34とに分けられ、錘部33はn形層からなる片持ち梁22により固定部34に接続支持されている。 P-type substrate 20 is divided into the weight section 33 substantially square by etching trenches 28 from the backside and the fixed portion 34, the weight portion 33 is connected supported by the fixing unit 34 by a cantilever 22 formed of n-type layer .

【0012】n形層21は溝27により片持ち梁22および錘部33に対応する錘側部35と、固定部34に対応する固定側部36とに分離され、この溝27は平面上溝28と互いにオフセットする部分Sを有し、横方向の空隙29を介して基板裏面の溝28へ通じている。 [0012] n-type layer 21 and the weight side 35 corresponding to the cantilever 22 and the weight portion 33 by the groove 27, is separated into the fixed side portions 36 corresponding to the fixing portion 34, the groove 27 is a plan upper groove 28 When having a portion S to offset each other, it leads into the groove 28 of the back surface of the substrate through the lateral gaps 29. 片持ち梁22表面にはピエゾ抵抗25がボロンのイオン注入などで形成され、加速度が印加されたときの梁のたわみによる応力に基づき、加速度センサとしての抵抗値変化を出力として生じる。 The cantilever 22 surface piezoresistive 25 is formed by ion implantation of boron, based on the stress due to the deflection of the beam when the acceleration is applied, resulting in change in resistance as the acceleration sensor as an output.

【0013】ここで溝27と28のオフセットは、固定側部のn形層が錘部33上に重なる突起部37を複数有し、また錘側部のn形層が基板の固定部34上に重なる突起部38を複数有するように図1上溝27を曲折することにより形成されている。 [0013] Here, the offset of the grooves 27 and 28 has a plurality of projections 37 which n-type layer of the fixed side portions overlies weight portion 33, also the weight side of the n-type layer on the fixed portion 34 of the substrate It is formed by bending the Figure 1 upper groove 27 so as to have a plurality of projections 38 which overlap. 図3にも示すように突起3 Projections as shown in FIG. 3 3
7(38)が重なる相手側は受け部39(40)となる。 Mating the 7 (38) overlap the receiving portion 39 (40). なお、曲折するのは溝28でもよいが、梁となるn Although it may be groove 28 for bending, the beam n
形層が薄肉に形成されるので図示例のように溝27のほうが複雑な形状でもより精度よく加工できる利点がある。 Type layer can advantageously be processed more accurately even complex shape is towards the groove 27 as in the illustrated embodiment because they are thin-walled.

【0014】これによりチップ内にストッパが形成されることとなり、図2中錘部33の上方向への変位はP形基板錘部の受け部39が突起部37に当接することにより制限され、同様に下方向への変位はn形層錘側部の突起部38がP形基板固定部の受け部40に当接することにより制限される。 [0014] Thus will the stopper is formed in the chip, the displacement of the upper direction of FIG. 2 Chutsumu portion 33 is limited by the receiving portion 39 of the P-type substrate weight portion abuts against the projection 37, displacement in the downward direction as well is limited by the projection 38 of the n-type layer weight side comes into contact with the receiving portion 40 of the P-type substrate fixing unit.

【0015】上記の加速度センサは図4に示すプロセスで作られる。 [0015] The acceleration sensor of the above is made in the process shown in FIG. 先ず、工程(A)において、P形シリコン基板20の(100)面上に絶縁膜31としてのシリコン酸化膜SiO 2を介してn形層21を形成する。 First, in step (A), to form an n-type layer 21 through the silicon oxide film of SiO 2 as the insulating film 31 on the (100) plane of P-type silicon substrate 20. この3層形成はP形シリコン基板20に酸素イオン注入、アニールを行ない基板中に酸化膜を埋め込んでSIMOX The three layers forming the oxygen ion implantation into the P-type silicon substrate 20, SIMOX embed an oxide film on the substrate subjected to annealing
構造とした後、n形層21をエピタキシャル成長させるか、あるいは表面に酸化膜を形成した第2のウエハをセンサ基板となるウエハに高温で接着することによって得られる。 After the structure is obtained by bonding at high temperature or an n-type layer 21 is epitaxially grown, or the second wafer having an oxide film formed on the surface of the wafer to be the sensor substrate.

【0016】次に工程(B)で、n形層21の表面をS [0016] In next step (B), the surface of the n-type layer 21 S
iO 2膜でカバーし、片持ち梁22になる部分にイオン注入してP形ピエゾ抵抗25を形成したのち、図示しないコンタクトエッチングおよびアルミ配線を行なう。 iO covered with 2 film, after forming the P-type piezoresistive 25 by ion implantation in areas of cantilever 22, performs a contact etch and aluminum wiring (not shown). さらに梁および錘部になる部分の周囲を、RIE(反応性イオンエッチング)あるいは強アルカリ液による異方性エッチングまたはフッ硝酸による等方性エッチングで絶縁膜31まで達する溝27を形成する。 Furthermore the periphery of the areas of the beam and the weight unit, RIE to form a groove 27 reaching the insulating film 31 by isotropic etching by anisotropic etching or hydrofluoric nitric acid by (reactive ion etching) or strong alkaline solution. 一方、基板20 On the other hand, the substrate 20
の裏面には錘部になる部分を取り囲むように開口するS S on the back surface of the opening so as to surround the areas of weight section
34膜などの耐エッチング膜30を形成する。 forming the i 3 N 4 film etching resistant film 30 such as.

【0017】工程(C)において、基板20の裏面からKOH、ヒドラジン、EDP(エチレン、ジアミン、ピロカテコール水溶液)等の強アルカリ性液で異方性エッチングを行なう。 [0017] In step (C), performed KOH, hydrazine, EDP (ethylene diamine, pyrocatechol solution) anisotropic etching with a strong alkaline solution such as from the back surface of the substrate 20. 片持ち梁および錘部は<110>方向を向いているので、エッチングは耐エッチング膜30の開口部縁32に接する(111)面で止まる一方、上方向にはエッチングが進行し埋め込み酸化膜の絶縁膜31 Since the cantilever and the weight portion are oriented in <110> direction, the etching is in contact with the opening edge 32 of the anti-etching film 30 (111) while stopping at surface, in the upward direction of the etching proceeds buried oxide film insulating film 31
に達して止まり、溝28が形成される。 Stop reached, the grooves 28 are formed.

【0018】最後に工程(D)で、溝開口部から絶縁膜31である埋め込み酸化膜を横方向にエッチングして、 [0018] Finally, at step (D), by etching the buried oxide film from the groove opening which is an insulating film 31 in the lateral direction,
空隙29を形成することにより溝27と溝28を通じさせる。 Establishing communication groove 27 and the groove 28 by forming a void 29. これによって空隙29部で重なる突起37(3 This overlap gaps 29 parts projection 37 (3
8)および受け部39(40)からなるストッパがチップ内に作り込まれた加速度センサができる。 A stopper consisting of 8) and the receiving unit 39 (40) can acceleration sensor which is built into the chip.

【0019】なお、ここではチップ全面に絶縁膜31を形成したが、SIMOXを用いる場合には酸素イオン注入時にマスキングすることにより、ストッパを設ける部分にのみ埋め込み酸化膜を形成することもできる。 [0019] Here, although the formation of the insulating film 31 over the entire surface of the chip, by masking during the oxygen ion implantation in the case of using the SIMOX, it is also possible to form only the buried oxide film in a portion provided stopper.

【0020】以上のように製造された半導体加速度センサは、錘部33に上下方向の加速度が加わると片持ち梁22がたわみ、その応力によりピエゾ抵抗25の抵抗値が変化し加速度が検出される。 The above semiconductor acceleration sensor manufactured as described is applied acceleration in the vertical direction to the weight portion 33 and the cantilever 22 is deflected, the resistance value of the piezoresistive 25 changes the acceleration detected by the stress . ここで、片持ち梁22の厚さはn形層21の厚さで制御できるので、加速度センサとしての感度のばらつきを低く抑えることができる。 Here, the thickness of the cantilever beam 22 can be controlled by the thickness of the n-type layer 21, it is possible to suppress the variation in the sensitivity of the acceleration sensor.
そして過大な加速度が印加されたときには、ストッパが錘部の変位を制限するので片持ち梁の破損を妨げる。 And when an excessive acceleration is applied, the stopper prevents damage to the cantilever so to limit the displacement of the weight portion.

【0021】この半導体加速度センサはさらに周辺回路を同じチップ内に集積してIC化センサとすることができる。 [0021] The semiconductor acceleration sensor can be a an IC sensor further by integrating peripheral circuits in the same chip. すなわち図5は、図2と同じ加速度センサ部とともに作り込まれた増幅器、ブリッジバイアス回路、温度補償回路等の周辺回路の素子としてのNPNトランジスタが集積されている部分を示す。 That is, FIG. 5 shows a portion of an amplifier which is built with the same acceleration sensor unit and FIG 2, the bridge bias circuit, the NPN transistor as an element of a peripheral circuit such as a temperature compensation circuit are integrated.

【0022】絶縁剤が充填された回路素子分離用の溝4 The grooves 4 of the circuit element isolation insulating agent filled
3に囲まれたn形層21の島において、P形領域44を設けてベースとし、さらにn+ エミッタ領域45、n+ In the island of n-type layer 21 surrounded by 3, based provided P-type region 44, further n + emitter region 45, n +
コレクタ領域46を形成してあり、SiO 2膜23上にはピエゾ抵抗25の金属電極47やトランジスタの各領域と接続する金属電極48が設けられる。 Yes forming a collector region 46, a metal electrode 48 connected with each region of the metal electrodes 47 and the transistor of the piezoresistive 25 is provided on the SiO 2 film 23. なお49は低比抵抗の埋め込みコレクタとしてのn+ 領域である。 Note 49 is a n + region serving as a low resistivity buried collector. そしてこのような回路素子が多数に分割されたn形層の各島に作り込まれる。 And it is built in each island of the n-type layer which such circuit elements is divided into a number. このため簡単に各素子が絶縁体で分離されたSOI構造をとることができ、高温動作可能なIC化センサが得られる。 Thus briefly each element can take the SOI structure separated by an insulator, high temperature operable IC of the sensor is obtained.

【0023】以上、片持ち梁を用いた例について説明したが、これに限定されることはなく両持ち梁あるいは錘部4辺を4本の梁で支持するタイプ等にも適用される。 [0023] Having described example using a cantilever, it is also applied thereto in having both is not limited beam or type, etc. for supporting the weight part four sides with four beams.
また電気的要素としてピエゾ抵抗をn形層表面部に形成するものに限らず、例えば錘部P形基板の裏表面部または錘側部n形層表面部に、錘部の変位を感知するための静電容量検知のための電極を形成するタイプにおいても、空隙29を形成する前に電気的要素を形成しておくことができる。 Not limited to piezoresistive as an electrical element which forms the n-type layer surface portion, for example, the back surface portion or the weight side n-type layer surface portion of the weight P type substrate, for sensing the displacement of the weight portion even in the type of forming an electrode for the electrostatic capacitance detection, it is possible to keep an electrical component before forming the air gap 29.

【0024】 [0024]

【発明の効果】以上のように、本発明は、絶縁膜を挟む単結晶半導体の3層構造ウエハを用いて、両側2層にそれぞれ溝を形成して加速度印加時変位する部分を区画するとともに、平面上両溝が互いにオフセットする部分を設け、その間の絶縁膜を除去した空隙により両溝を連通させるようにして、オフセット部分が空隙ギャップ以上の変位を防ぐストッパになるようにしたから、次のような効果がある。 As is evident from the foregoing description, the present invention uses a three-layer structure wafer of single crystal semiconductors sandwiching the insulating film, forming a respective groove on each side two layers together to define a portion which is displaced when acceleration is applied , provided a portion plane on both grooves are offset from each other, so as to communicate the both groove by a gap removing therebetween insulating film, since the offset portion is set to be a stopper to prevent the displacement of more than airgap following there is an effect, such as.

【0025】(1)チップ作製後さらにストッパの接着等による実装は不要で、バッチ処理でストッパ内蔵可能となり製造コストを下げることができる。 [0025] (1) mounted with an adhesive or the like further stopper after chip manufacturing is not required and the manufacturing cost can be reduced serves as a stopper that can be built in a batch process. (2)ウエハプロセス中に過大な加速度が印加されても、変位が可能になると同時にストッパがチップ内に形成されるので、 (2) excessive acceleration during wafer process is applied, since at the same time the stopper when the displacement is possible are formed in the chip,
梁の破損が防止され歩どまりが向上する。 Breakage of the beam is prevented to improve the yield. (3)ストッパのギャップは絶縁膜31の厚さで精度良く制御できるので、梁の共振を防止するためにエアダンピング機能を発揮させることができ、オイルダンピングも不要になる。 (3) Since the gap of the stopper can be accurately controlled by the thickness of the insulating film 31, it is possible to exhibit the air damping function in order to prevent the resonance of the beam, the oil damping becomes unnecessary.

【0026】また、従来のチップ内ストッパ作り込みタイプと比較しても、異方性エッチング方式と異なり(1 [0026] In addition, even in comparison with the type of building conventional chip within the stopper, unlike the anisotropic etching method (1
11)面でのエッチングストップを考慮する必要がないこと、単結晶シリコンの横方向選択エッチング方式よりもシリコンと絶縁膜、とくにSiO 2との組み合わせ配置を利用して極めて大きいエッチングレートの選択比を活用でき精度よくギャップ部の横方向エッチングが行なえるなど、ストッパ設計にあたっての自由度が非常に高いという利点がある。 11) It is not necessary to consider the etching stop on the plane, lateral selective etching method the silicon than the insulating film of a single crystal silicon, particularly the selectivity of the very high etch rate using a combination arrangement of the SiO 2 such lateral etching of utilization can accurately gap is performed, the degree of freedom in carrying stopper design is advantageous in that a very high.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施例を示す平面図である。 Is a plan view showing an embodiment of the present invention; FIG.

【図2】図1のX−X断面図である。 2 is a sectional view taken along line X-X of FIG.

【図3】ストッパ部を示す斜視図である。 3 is a perspective view showing a stopper portion.

【図4】実施例の製造工程を示す図である。 4 is a diagram showing a manufacturing process of the embodiment.

【図5】他の実施例を示す図である。 5 is a diagram showing another embodiment.

【図6】従来例を示す図である。 6 is a diagram showing a conventional example.

【図7】図6のY−Y断面図である。 7 is a Y-Y sectional view of Fig.

【図8】従来例の製造工程を示す図である。 8 is a diagram showing a manufacturing process of the prior art.

【符号の説明】 DESCRIPTION OF SYMBOLS

20 P形シリコン基板 21 n形層 22 片持ち梁 25 ピエゾ抵抗 27、28 溝 29 空隙 30 耐エッチング膜 31 絶縁膜 33 錘部 34 固定部 35 錘側部 36 固定側部 37、38 突起 39、40 受け部 20 P-type silicon substrate 21 n-type layer 22 cantilever 25 piezoresistive 27 groove 29 gap 30 anti-etching film 31 insulating film 33 weight portion 34 fixed portion 35 spindle side 36 fixed side portions 37, 38 projecting 39 receiving portion

Claims (7)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】単結晶半導体基板上に絶縁膜を介して形成された単結晶半導体層を有し、前記単結晶半導体基板は該基板に形成された溝により錘部と固定部とに分割され、前記単結晶半導体層は該層に形成された溝により前記錘部に略対応する錘側部と前記固定部に略対応する固定側部と該固定側部と錘側部とを接続する梁とに区画され、前記各溝は、互いに平面上オフセットする部分を有して前記錘部と固定側部とが、または前記固定部と錘側部とが重なるように形成するとともに、前記絶縁膜を錘部周縁にそって除去した空隙を介して連通させてあり、 1. A has a single crystal semiconductor layer formed through an insulating film on a single crystal semiconductor substrate, the single crystal semiconductor substrate is divided into a fixing portion weight portion by a groove formed in the substrate , beams the single crystal semiconductor layer for connecting the fixed side and the stationary side and a weight side portion substantially corresponding to the fixed portion and the weight sides substantially corresponding to the weight portion by a groove formed in the layer is divided into bets, said each groove, and the said weight portion and the fixed side portions has a portion on a plane offset from one another, or together form the so that the fixed portion and the weight side overlap, the insulating film the through voids removed along the spindle portion periphery Yes made to communicate with,
    該錘部の変位を感知する手段を備えていることを特徴とする半導体加速度センサ。 The semiconductor acceleration sensor, characterized in that it comprises means for sensing the displacement of 該錘 portion.
  2. 【請求項2】オフセットする部分が、半導体層に形成される前記溝を、錘側部および固定側部から交互に延びる突起により、曲折させて形成されたことを特徴とする請求項1記載の半導体加速度センサ。 Wherein the offset portion is the groove formed on the semiconductor layer, the projections extending alternately from the weight side and fixed side portions, according to claim 1, characterized by being formed by bent semiconductor acceleration sensor.
  3. 【請求項3】前記絶縁膜がシリコン酸化膜であることを特徴とする請求項1または2記載の半導体加速度センサ。 3. A semiconductor acceleration sensor according to claim 1 or 2, wherein said insulating film is a silicon oxide film.
  4. 【請求項4】前記錘部の変位を感知する手段が前記梁の表面部に形成されたピエゾ抵抗を含むことを特徴とする請求項1、2または3記載の半導体加速度センサ。 4. A semiconductor acceleration sensor according to claim 1, wherein characterized in that it comprises a piezo-resistance means for sensing the displacement of the weight portion is formed in a surface portion of the beam.
  5. 【請求項5】単結晶半導体基板の主面上に絶縁膜を介して単結晶半導体層を設けたウエハを形成する第1の工程、前記ウエハの半導体基板には裏面から絶縁膜に達するまでエッチングして該基板を錘部と固定部とに分割する溝を形成するとともに、前記半導体層には上面から絶縁膜に達するまでエッチングして該半導体層を前記錘部に略対応する錘側部と前記固定部に略対応する固定側部と該固定側部と錘側部とを接続する梁とに区画し、かつ前記溝と平面上オフセットする部分を有して前記錘部と固定側部とが、または前記固定部と錘側部とが重なるように溝を形成する第2の工程、およびその後前記絶縁膜を錘部周縁にそって横方向にエッチングして前記両溝を連通させる空隙を形成する第3の工程からなり、さらに遅くとも第3工程の Etching the first step 5. via an insulating film on the main surface of the single crystal semiconductor substrate to form a wafer having a single crystal semiconductor layer from the back surface the semiconductor substrate of the wafer to reach the insulating film the substrate and the weight portion to form a groove divided into a fixed portion, wherein the semiconductor layer is a weight side substantially corresponding to the weight portion of the semiconductor layer is etched from the upper surface to reach the insulating film It is divided into a beam which connects the fixed side and the fixed side portions and the weight side substantially corresponding to the fixed portion, and said groove and said weight section has a portion on a plane offset and fixed side portions but or second forming grooves such that the fixed portion and the weight side overlap step, and then the gap for insulation film is etched laterally along the spindle portion periphery communicating the both groove and a third step of forming, further latest third step に、半導体基板または半導体層の表面部に錘部の変位を感知するための電気的要素を形成する第4の工程を有することを特徴とする半導体加速度センサの製造方法。 A method of manufacturing a semiconductor acceleration sensor and having a fourth step of forming an electrical elements for sensing the displacement of the weight portion in the surface portion of the semiconductor substrate or semiconductor layer.
  6. 【請求項6】前記第1工程の絶縁膜は半導体基板への酸素のイオン注入により形成することを特徴とする請求項5記載の半導体加速度センサの製造方法。 6. A method of manufacturing a semiconductor acceleration sensor according to claim 5, wherein the insulating film of the first step is characterized by formed by ion implantation of oxygen into a semiconductor substrate.
  7. 【請求項7】前記第1工程は表面に酸化膜を形成した半導体層を前記半導体基板に接着して行なうことを特徴とする請求項5記載の半導体加速度センサの製造方法。 Wherein said first step is a method of manufacturing a semiconductor acceleration sensor according to claim 5, wherein the performing by bonding a semiconductor layer having an oxide film formed on the surface of the semiconductor substrate.
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Cited By (2)

* Cited by examiner, † Cited by third party
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JP2008203278A (en) * 2008-06-02 2008-09-04 Tokyo Electron Ltd Method for manufacturing acceleration sensor
JP2011017693A (en) * 2009-06-09 2011-01-27 Denso Corp Semiconductor dynamic quantity sensor and method of manufacturing the same

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Publication number Priority date Publication date Assignee Title
JP2008203278A (en) * 2008-06-02 2008-09-04 Tokyo Electron Ltd Method for manufacturing acceleration sensor
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