JPH05326749A - Ceramic multilayer package for semiconductor device - Google Patents
Ceramic multilayer package for semiconductor deviceInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体用セラミックス
多層パッケージに関する。FIELD OF THE INVENTION The present invention relates to a ceramic multilayer package for semiconductors.
【０００２】[0002]
【従来の技術】近年、半導体チップの高集積化や高速化
が急速に進むにつれて、半導体チップの入出力信号数は
飛躍的に増大する傾向にある。このような半導体チップ
の信号数の増大に伴い、これを実装するパッケージとし
ては、内部にMoや W等の同時焼成配線層を有し、かつ表
面にAlやAu等による薄膜配線層を有するセラミックス多
層基板が多用されつつある。これは、表面配線を薄膜形
成技術で作製することにより、配線ピッチを60μm 程度
まで狭ピッチ化することができ、これにより高密度配線
を容易に形成することができるためである。2. Description of the Related Art In recent years, the number of input / output signals of a semiconductor chip tends to increase dramatically as the integration and speed of the semiconductor chip rapidly increase. With the increase in the number of signals of such a semiconductor chip, a package for mounting this is a ceramic having a co-firing wiring layer such as Mo and W inside and a thin film wiring layer such as Al and Au on the surface. Multilayer substrates are being used frequently. This is because the wiring pitch can be narrowed down to about 60 μm by manufacturing the surface wiring by the thin film forming technique, and thus high-density wiring can be easily formed.
【０００３】ただし、薄膜表面配線層の形成ピッチは、
上記したように狭ピッチ化できるものの、内部配線層と
薄膜表面配線層とを電気的に接続するビアホールは、現
状、250μm 程度が形成ピッチの限界となっている。こ
のため、薄膜表面配線層には、単に半導体チップとの電
気的接続パッド（以下、 MLBパッドと記す）としての機
能だけでなく、この MLBパッドとビアホールとを繋ぐ信
号配線としての機能をも持たせなければならない。However, the formation pitch of the thin film surface wiring layer is
Although the pitch can be narrowed as described above, the formation pitch of the via hole that electrically connects the internal wiring layer and the thin film surface wiring layer is currently about 250 μm. Therefore, the thin film surface wiring layer not only functions as an electrical connection pad (hereinafter referred to as an MLB pad) with the semiconductor chip, but also as a signal wiring that connects the MLB pad and the via hole. I have to let
【０００４】このように、薄膜表面配線層を信号配線と
しても使用する場合、上述したように MLBパッドの形成
ピッチとビアホールの形成ピッチが大きく異なるため、
表面薄膜配線層による信号配線の長さは長くなる傾向に
ある。例えば、従来の半導体パッケージにおいては、ビ
アホール列はセラミックス多層基板の周辺部に形成する
ことが一般的であった。このようなビアホール列と半導
体チップ搭載部の周囲に設けられる MLBパッドとを、薄
膜配線による信号線で接続する場合、個々の接続を考慮
すると、全体的に薄膜信号配線の長さが長くなり、場合
によっては表面の薄膜信号配線長が全信号配線長の半分
以上となることがあった。As described above, when the thin film surface wiring layer is also used as the signal wiring, the formation pitch of the MLB pad and the formation pitch of the via hole are greatly different from each other as described above.
The length of the signal wiring by the surface thin film wiring layer tends to be long. For example, in the conventional semiconductor package, the via hole array is generally formed in the peripheral portion of the ceramic multilayer substrate. When connecting such via hole rows and MLB pads provided around the semiconductor chip mounting part with signal lines by thin film wiring, considering the individual connections, the length of the thin film signal wiring becomes longer overall, In some cases, the surface thin film signal wiring length may be more than half of the total signal wiring length.
【０００５】ところで、薄膜による表面配線層は、内部
配線層に比べて単位長さ当りの抵抗値が高いために、上
述したように表面の薄膜信号配線長が長くなると、パッ
ケージ全体の高抵抗化を招くこととなる。このことは、
半導体チップの高速動作化や低電力化等を図る上で大き
な障害となる。特に、高速動作型の半導体チップにおい
ては、パッケージ全体としての信号配線の高抵抗化によ
って、クロストークが増大して誤動作等を招きやすくな
る等、動作性能の低下を招いてしまう。また、薄膜表面
配線層の形成範囲が大きくなると、後工程のめっき工程
や搬送時等において、配線上にゴミ等の微細な導電性物
質が付着する可能性が高くなり、これによりショート等
が起こりやすくなる等、不良発生率も高まるという問題
も有している。By the way, since the surface wiring layer made of a thin film has a higher resistance value per unit length than the internal wiring layer, when the length of the thin film signal wiring on the surface becomes long as described above, the resistance of the entire package becomes high. Will be invited. This is
This is a major obstacle in achieving high-speed operation and low power consumption of semiconductor chips. In particular, in a high-speed operation type semiconductor chip, the increase in the resistance of the signal wiring of the entire package causes an increase in crosstalk, which easily causes a malfunction and the like, resulting in a reduction in operation performance. In addition, when the formation range of the thin film surface wiring layer becomes large, there is a high possibility that a fine conductive substance such as dust adheres to the wiring during a plating process in a later step or during transportation, which causes a short circuit or the like. There is also a problem that the defect occurrence rate also increases, such as the ease of use.
【０００６】[0006]
【発明が解決しようとする課題】上述したように、薄膜
表面配線層を利用したセラミックス多層パッケージは、
配線の高密度化に対して容易に対応可能ではあるもの
の、従来の一般的な配線設計では表面の薄膜信号配線長
が長くなり、半導体パッケージ全体としての高抵抗化や
パッケージ形状の大型化を招いたり、また後工程でショ
ートが発生しやすい等、解決しなければならない問題も
多い。As described above, the ceramic multilayer package utilizing the thin film surface wiring layer is
Although it is possible to easily cope with high-density wiring, the conventional general wiring design increases the length of the thin film signal wiring on the surface, leading to higher resistance of the entire semiconductor package and larger package shape. In addition, there are many problems that must be solved, such as short-circuits that tend to occur in the post process.
【０００７】本発明は、このような課題に対処してなさ
れたもので、パッケージ全体としての信号配線の低抵抗
化やパッケージ形状の小型化を達成すると共に、不良発
生を抑制することを可能にした、高速デバイスへの対応
を図った半導体用セラミックス多層パッケージを提供す
ることを目的としている。The present invention has been made in response to such a problem, and it is possible to reduce the resistance of the signal wiring of the entire package and the size of the package, and to suppress the occurrence of defects. It is an object of the present invention to provide a ceramic multilayer package for semiconductors, which is compatible with high-speed devices.
【０００８】[0008]
【課題を解決するための手段】本発明の半導体用セラミ
ックス多層パッケージは、内部信号配線層と、一端部に
接続パッドが設けられた薄膜表面信号配線層とを有する
と共に、前記内部信号配線層と薄膜表面信号配線層の他
端部とがビアホールにより電気的に接続された半導体用
セラミックス多層パッケージにおいて、前記ビアホール
を複数列で構成すると共に、前記薄膜表面信号配線層に
よる信号配線長を全信号配線長の 1/2以下とすることを
特徴としている。また、上記半導体用セラミックス多層
パッケージにおいて、前記複数のビアホール列は、前記
接続パッド列の両側に沿って設けられていることを特徴
としている。A ceramic multilayer package for semiconductors according to the present invention has an internal signal wiring layer and a thin film surface signal wiring layer having a connection pad at one end thereof, and the internal signal wiring layer In a ceramic multi-layer package for a semiconductor in which the other end of the thin film surface signal wiring layer is electrically connected by a via hole, the via holes are formed in a plurality of rows, and the signal wiring length of the thin film surface signal wiring layer is the entire signal wiring. It is characterized by being less than 1/2 of the length. Further, in the ceramic multilayer package for semiconductors, the plurality of via hole rows are provided along both sides of the connection pad row.
【０００９】[0009]
【作用】本発明の半導体用セラミックス多層パッケージ
においては、内部信号配線層に比べて単位長さ当りの抵
抗値が高い薄膜表面信号配線層の長さを、全信号配線長
の 1/2以下と短くしている。これは、ビアホール列を複
数とすることにより、さらにはビアホール列を接続パッ
ド列の両側に沿って設けることにより達成している。こ
れにより、パッケージ全体として低抵抗化することがで
き、高速動作型の半導体チップ等を搭載した場合におい
ても、良好に動作させることができる。また、ビアホー
ル列を複数とすることにより、薄膜表面信号配線層の形
成面積を小さくすることができるため、パッケージの小
型化を容易に図ることができると共に、ショート等の発
生も抑制することができる。In the ceramic multilayer package for semiconductors of the present invention, the length of the thin film surface signal wiring layer having a higher resistance value per unit length than that of the internal signal wiring layer is set to 1/2 or less of the total signal wiring length. Making it short. This is achieved by providing a plurality of via hole arrays and further by providing via hole arrays along both sides of the connection pad array. As a result, the resistance of the package as a whole can be reduced, and even if a high-speed operation type semiconductor chip or the like is mounted, the package can be operated favorably. In addition, since the formation area of the thin film surface signal wiring layer can be reduced by using a plurality of via hole arrays, it is possible to easily reduce the size of the package and also to suppress the occurrence of short circuits and the like. ..
【００１０】[0010]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will now be described with reference to the drawings.
【００１１】図１は、本発明の一実施例の半導体用セラ
ミックス多層パッケージの構成を示す断面図である。図
１に示すセラミックス多層パッケージ１は、基本的には
複数のセラミックス層２を多層一体化したセラミックス
多層配線基板３により構成されている。このセラミック
ス多層配線基板３の各セラミックス層２上には、所定の
配線パターンを有する内部信号配線層４、さらには接地
層や電源層等が設けられている。FIG. 1 is a sectional view showing the structure of a ceramic multilayer package for semiconductors according to an embodiment of the present invention. The ceramic multilayer package 1 shown in FIG. 1 is basically composed of a ceramic multilayer wiring board 3 in which a plurality of ceramic layers 2 are multilayer-integrated. On each ceramic layer 2 of this ceramic multilayer wiring board 3, an internal signal wiring layer 4 having a predetermined wiring pattern, a ground layer, a power supply layer and the like are provided.
【００１２】ここで、セラミックス多層配線基板３の材
質は、特に限定されるものではないが、本発明のパッケ
ージは高集積素子や高速演算素子等を主な対象素子とし
ているため、熱伝導性に優れたセラミックス材料、例え
ば窒化アルミニウムを用いることが好ましい。高集積素
子や高速演算素子は放熱量が大きいため、窒化アルミニ
ウムのような高熱伝導性セラミックス材料を用いること
により、より信頼性の向上を図ることができる。Here, the material of the ceramic multilayer wiring board 3 is not particularly limited, but since the package of the present invention mainly targets highly integrated elements and high-speed arithmetic elements, it has a high thermal conductivity. It is preferable to use an excellent ceramic material such as aluminum nitride. Since a highly integrated element and a high-speed arithmetic element have a large amount of heat dissipation, the reliability can be further improved by using a highly heat-conductive ceramic material such as aluminum nitride.
【００１３】上記セラミックス多層配線基板３の一方の
主面３ａは、半導体チップ搭載面となる。この半導体チ
ップ搭載面３ａには、スパッタ法や蒸着法等の薄膜形成
技術を利用した薄膜表面配線層５が形成されている。薄
膜表面配線層５は、搭載される半導体チップとの電気的
な接続部となる接続パッド(MLBパッド）６と薄膜表面信
号配線７とから構成されている。 MLBパッド６は、薄膜
表面信号配線７の一端部に設けられている。そして、薄
膜表面信号配線７の他端部と内部信号配線層４とは、ビ
アホール８によりそれぞれ電気的に接続されており、こ
れらのビアホール８は複数列により構成されている。な
お、図中９は半導体チップの搭載部である。また、内部
信号配線層４の他端部には、リードピン側ビアホール１
０が接続されている。このリードピン側ビアホール１０
によって、内部信号配線の他方の端部はセラミックス多
層配線基板３の他方の主面３ｂに到達している。One main surface 3a of the ceramic multilayer wiring board 3 serves as a semiconductor chip mounting surface. A thin film surface wiring layer 5 is formed on the semiconductor chip mounting surface 3a by using a thin film forming technique such as a sputtering method or a vapor deposition method. The thin film surface wiring layer 5 is composed of a connection pad (MLB pad) 6 which is an electrical connection portion with a semiconductor chip to be mounted and a thin film surface signal wiring 7. The MLB pad 6 is provided at one end of the thin film surface signal wiring 7. The other end of the thin-film surface signal wiring 7 and the internal signal wiring layer 4 are electrically connected to each other by via holes 8, and these via holes 8 are composed of a plurality of columns. Incidentally, reference numeral 9 in the drawing denotes a semiconductor chip mounting portion. In addition, at the other end of the internal signal wiring layer 4, the lead pin side via hole 1 is formed.
0 is connected. This lead pin side via hole 10
As a result, the other end of the internal signal wiring reaches the other main surface 3b of the ceramic multilayer wiring board 3.
【００１４】上記 MLBパッド６とビアホール８とは、例
えば図２に示すよう配線パターンを有する薄膜表面信号
配線７により接続されている。図２を参照して、 MLBパ
ッド６とビアホール８との一接続例について述べる。 M
LBパッド列１１は、薄膜配線により狭ピッチで、例えば
100μm 程度の形成ピッチ（図中、ｔ1 で示す）で形成
されており、この MLBパッド列１１の両側にビアホール
列１２が設けられている。この実施例では、 MLBパッド
列１１の両側に沿って、それぞれ 2列づつビアホール列
（１２ａと１２ｂ、１２ｃと１２ｄ）を設けている。そ
して、 MLBパッド列１１に近接するビアホール列１２
ｂ、１２ｃから MLBパッド６に対して交互に薄膜表面信
号配線７を設けると共に、それらの間に、 MLBパッド列
１１から離れたビアホール列１２ａ、１２ｄから MLBパ
ッド６に対して交互に薄膜表面信号配線７を設けてい
る。The MLB pad 6 and the via hole 8 are connected by a thin film surface signal wiring 7 having a wiring pattern, for example, as shown in FIG. An example of connection between the MLB pad 6 and the via hole 8 will be described with reference to FIG. M
The LB pad row 11 has a narrow pitch due to thin film wiring, for example,
It is formed at a formation pitch of about 100 μm (indicated by t 1 in the figure), and via hole rows 12 are provided on both sides of this MLB pad row 11. In this embodiment, two via hole rows (12a and 12b, 12c and 12d) are provided along each side of the MLB pad row 11. And the via hole row 12 close to the MLB pad row 11
The thin film surface signal wiring 7 is alternately provided from b and 12c to the MLB pad 6, and the thin film surface signal wiring is alternately provided to the MLB pad 6 from the via hole rows 12a and 12d apart from the MLB pad row 11 between them. Wiring 7 is provided.
【００１５】上述したような配線パターンで薄膜表面信
号配線７を設けることにより、例えば各ビアホール８を
400μm ピッチ（図中、ｔ2 で示す）で形成した上で、
薄膜表面信号配線７の長さをいずれも 0.5mm以下、具体
的には MLBパッド列１０から離れたビアホール列１２
ａ、１２ｄから MLBパッド６への薄膜表面信号配線７に
おいても長さ0.48mm（図中、ｔ3 で示す）と、極めて短
くすることが可能であった。By providing the thin film surface signal wiring 7 with the wiring pattern as described above, for example, each via hole 8 is formed.
After forming with 400 μm pitch (shown as t 2 in the figure),
The length of the thin film surface signal wiring 7 is 0.5 mm or less, specifically, the via hole row 12 separated from the MLB pad row 10.
The length of the thin film surface signal wiring 7 from a, 12d to the MLB pad 6 was 0.48 mm (indicated by t 3 in the figure), which was extremely short.
【００１６】そして、この実施例においては、セラミッ
クス多層配線基板３の形状を25mm×25mm×2mmtとしてお
り、全体の信号配線長は 6mmで設計しているため、表面
信号配線長を全信号配線長の 1/4以下とすることが可能
であった。また、このセラミックス多層パッケージ１に
金めっきを施したところ、ショートの発生は認められ
ず、また配線抵抗は 1Ω以下となり、健全なパッケージ
が得られた。このように、全信号配線長に対する表面信
号配線長の比率を 1/2以下、さらに望ましくは1/4以下
とすることによって、パッケージの低抵抗化が達成され
る。なお、表面信号配線７の具体的な長さとしては 3mm
以下とすることが好ましく、さらに好ましくは 1mm以下
であり、望ましくは 0.5mm以下である。In this embodiment, the shape of the ceramic multilayer wiring board 3 is 25 mm × 25 mm × 2 mmt, and the total signal wiring length is designed to be 6 mm. Therefore, the surface signal wiring length is the total signal wiring length. It was possible to make it less than 1/4. When gold plating was applied to the ceramic multilayer package 1, no short circuit was observed and the wiring resistance was 1Ω or less, and a sound package was obtained. In this way, the resistance of the package is reduced by setting the ratio of the surface signal wiring length to the total signal wiring length to 1/2 or less, and more preferably 1/4 or less. The specific length of the surface signal wiring 7 is 3 mm.
It is preferably not more than 1 mm, more preferably not more than 1 mm, and preferably not more than 0.5 mm.
【００１７】上述したようなセラミックス多層パッケー
ジ１は、例えば以下のようにして作製される。すなわ
ち、まず各セラミックス層２に対応するセラミックスグ
リーンシートを作製し、これらにスールーホールを形成
した後、 WやMo等を含む導体ペーストを所望の配線形状
に塗布すると共に、スールーホール内に導体ペーストを
充填する。次いで、これらセラミックスグリーンシート
を積層した後、グリーンシートと導体ペーストを同時焼
成して、内部信号配線層４や各ビアホール８、１０、さ
らには接地層や電源層等を有するセラミックス多層基板
３を作製する。The ceramic multilayer package 1 as described above is manufactured, for example, as follows. That is, first, a ceramic green sheet corresponding to each ceramic layer 2 is prepared, a sulu hole is formed in these, and then a conductor paste containing W, Mo, etc. is applied to a desired wiring shape, and at the same time, the conductor paste is placed in the sulu hole. To fill. Next, after laminating these ceramic green sheets, the green sheets and the conductor paste are co-fired to produce the ceramic multilayer substrate 3 having the internal signal wiring layer 4, each via hole 8, 10 and further the ground layer, the power supply layer and the like. To do.
【００１８】次に、セラミックス多層基板３の上面３ａ
に、スパッタ法や蒸着法等を利用して、AlやAu等からな
る薄膜表面配線層５(MLBパッド６や薄膜表面信号配線７
等）を所望の配線パターンで形成する。なお、薄膜表面
配線層５上には、必要に応じてAuめっき等を施す。この
ような各工程を経ることにより、セラミックス多層パッ
ケージ１が得られる。Next, the upper surface 3a of the ceramic multilayer substrate 3
In addition, the thin film surface wiring layer 5 (MLB pad 6 and thin film surface signal wiring 7) made of Al or Au is used by using the sputtering method or the vapor deposition method.
Etc.) are formed in a desired wiring pattern. Note that Au plating or the like is applied on the thin film surface wiring layer 5 as needed. The ceramic multilayer package 1 is obtained by passing through each of these steps.
【００１９】この実施例のセラミックス多層パッケージ
１においては、ビアホール列１２を複数とすると共に、
MLBパッド列１１の両側にそれぞれ設けているため、内
部信号配線層４に比べて単位長さ当りの抵抗値が高い薄
膜表面信号配線７の長さを短くすること、すなわち表面
信号配線長を全信号配線長の 1/2以下とすることができ
る。これにより、パッケージ全体として低抵抗化するこ
とができ、高速動作型の半導体チップ等を搭載した場合
においても、良好に動作させることが可能となる。ま
た、薄膜表面配線層５の形成面積を小さくすることがで
きるため、パッケージ自体の小型化を図ることができる
と共に、後工程のめっき工程や搬送時等におけるショー
トの発生を抑制することができ、製造歩留の向上をも図
ることができる。In the ceramic multilayer package 1 of this embodiment, a plurality of via hole rows 12 are provided, and
Since they are provided on both sides of the MLB pad row 11, respectively, the length of the thin film surface signal wiring 7 having a higher resistance value per unit length than the internal signal wiring layer 4 is shortened, that is, the total length of the surface signal wiring is reduced. It can be less than 1/2 of the signal wiring length. As a result, the resistance of the package as a whole can be reduced, and even when a high-speed operation type semiconductor chip or the like is mounted, the package can be operated favorably. Further, since the formation area of the thin-film surface wiring layer 5 can be reduced, the package itself can be downsized, and at the same time, it is possible to suppress the occurrence of a short circuit in a plating step in a later step or during transportation, It is also possible to improve the manufacturing yield.
【００２０】なお、本発明のセラミックス多層パッケー
ジにおいて、薄膜表面配線層５の配線パターンは図２に
示したパターンに限られるものではなく、表面信号配線
長を全信号配線長の 1/2以下とすることができれば、種
々の配線パターンを使用することが可能である。In the ceramic multilayer package of the present invention, the wiring pattern of the thin film surface wiring layer 5 is not limited to the pattern shown in FIG. 2, and the surface signal wiring length is set to 1/2 or less of the total signal wiring length. If possible, various wiring patterns can be used.
【００２１】ところで、ビアホール列を複数列とすると
いう点からは、薄膜表面配線層５のパターンを、例えば
図３に示すような配線パターンとすることも可能である
が、これでは表面信号配線が長くなり、表面信号配線長
を全信号配線長の 1/2以下とすることができず、パッケ
ージの高抵抗化や不良発生の増大を招いてしまう。具体
的に、図３に示すような配線パターンを上記実施例と同
一の設計ルールで作製したところ、配線長は 5mm以上
（図中、ｔ4 で示す）となり、金めっき後に配線部での
ショートが 10%発生した。また、配線抵抗は 1Ωを超
え、パッケージとしては到底使用することができないも
のであった。By the way, from the viewpoint that there are a plurality of rows of via holes, the pattern of the thin film surface wiring layer 5 may be a wiring pattern as shown in FIG. Since the surface signal wiring length cannot be reduced to less than 1/2 of the total signal wiring length, the resistance of the package is increased and the number of defects is increased. Specifically, when a wiring pattern as shown in FIG. 3 was manufactured according to the same design rule as that of the above-mentioned embodiment, the wiring length was 5 mm or more (indicated by t 4 in the figure), and a short circuit occurred in the wiring portion after gold plating. Occurred 10%. In addition, the wiring resistance exceeded 1Ω and could not be used as a package at all.
【００２２】前述したセラミックス多層パッケージ１を
用いて、半導体パッケージを構成するには、例えば図４
に示すように、セラミックス多層基板３の上面３ａ側に
設けられた半導体チップ搭載部９上に、半導体チップ２
１を接合搭載すると共に、この半導体チップ２１と MLB
パッド６とをボンディングワイヤ２２を介して電気的に
接続する。この半導体チップ２１は、例えば窒化アルミ
ニウム製の断面コ字状封止部材２３をセラミックス多層
基板３に接合することにより、気密封止される。そし
て、セラミックス多層基板３の下面３ｂ側に、リードピ
ン２４をリードピン側ビアホール１０と電気的に接続さ
れるように接合することにより、半導体パッケージが得
られる。To construct a semiconductor package using the above-mentioned ceramic multilayer package 1, for example, FIG.
, The semiconductor chip 2 is mounted on the semiconductor chip mounting portion 9 provided on the upper surface 3a side of the ceramic multilayer substrate 3.
1 and the semiconductor chip 21 and MLB
The pad 6 is electrically connected via the bonding wire 22. The semiconductor chip 21 is hermetically sealed by joining a U-shaped cross-section sealing member 23 made of aluminum nitride, for example, to the ceramic multilayer substrate 3. Then, by joining the lead pin 24 to the lower surface 3b side of the ceramic multilayer substrate 3 so as to be electrically connected to the lead pin side via hole 10, a semiconductor package is obtained.
【００２３】なお、本発明の半導体用セラミックス多層
パッケージは、上記したようなキャビティアップ型のＰ
ＧＡパッケージに限らず、種々の半導体パッケージに使
用することが可能である。The ceramic multilayer package for semiconductor of the present invention is a cavity-up type P package as described above.
Not only the GA package but also various semiconductor packages can be used.
【００２４】[0024]
【発明の効果】以上説明したように、本発明の半導体用
セラミックス多層パッケージによれば、パッケージ全体
としての信号配線の低抵抗化やパッケージ形状の小型化
を容易に図ることができ、さらにはショート等の不良発
生率をも抑制することができる。よって、信頼性に優れ
ると共に、高速デバイス等に対しても対応できるセラミ
ックス多層パッケージを安定して提供することが可能と
なる。As described above, according to the ceramic multi-layer package for semiconductors of the present invention, it is possible to easily reduce the resistance of the signal wiring and the size of the package as a whole, and further, to make a short circuit. It is also possible to suppress the occurrence rate of defects such as. Therefore, it is possible to stably provide a ceramic multilayer package which is excellent in reliability and can be applied to high-speed devices and the like.
【図１】本発明の一実施例の半導体用セラミックス多層
パッケージの構成を示す断面図である。FIG. 1 is a sectional view showing the structure of a ceramic multilayer package for semiconductors according to an embodiment of the present invention.
【図２】図１に示すセラミックス多層パッケージの薄膜
表面配線層パターンの一例を示す図である。FIG. 2 is a diagram showing an example of a thin film surface wiring layer pattern of the ceramic multilayer package shown in FIG.
【図３】本発明との比較として掲げた薄膜表面配線層の
パターンを示す図である。FIG. 3 is a diagram showing a pattern of a thin film surface wiring layer provided as a comparison with the present invention.
【図４】図１に示すセラミックス多層パッケージを用い
て構成した半導体パッケージの一例を示す断面図であ
る。FIG. 4 is a cross-sectional view showing an example of a semiconductor package configured by using the ceramic multilayer package shown in FIG.
１……セラミックス多層パッケージ ２……セラミックス層 ３……セラミックス多層配線基板 ４……内部信号配線層 ５……薄膜表面配線層 ６…… MLBパッド ７……表面信号配線 ８……ビアホール １１… MLBパッド列 １２…ビアホール列 1 ... Ceramic multilayer package 2 ... Ceramic layer 3 ... Ceramic multilayer wiring board 4 ... Internal signal wiring layer 5 ... Thin film surface wiring layer 6 ... MLB pad 7 ... Surface signal wiring 8 ... Via hole 11 ... MLB Pad row 12 ... Via hole row
Claims (2)
が設けられた薄膜表面信号配線層とを有すると共に、前
記内部信号配線層と薄膜表面信号配線層の他端部とがビ
アホールにより電気的に接続された半導体用セラミック
ス多層パッケージにおいて、 前記ビアホールを複数列で構成すると共に、前記薄膜表
面信号配線層による信号配線長を全信号配線長の 1/2以
下とすることを特徴とする半導体用セラミックス多層パ
ッケージ。1. An internal signal wiring layer and a thin film surface signal wiring layer having a connection pad provided at one end thereof, wherein the internal signal wiring layer and the other end portion of the thin film surface signal wiring layer are electrically connected by a via hole. A semiconductor multilayer ceramic package that is electrically connected, wherein the via holes are formed in a plurality of rows, and the signal wiring length by the thin film surface signal wiring layer is set to 1/2 or less of the total signal wiring length. Ceramic multi-layered package.
層パッケージにおいて、 前記複数のビアホール列は、前記接続パッド列の両側に
沿って設けられていることを特徴とする半導体用セラミ
ックス多層パッケージ。2. The ceramic multilayer package for semiconductor according to claim 1, wherein the plurality of via hole rows are provided along both sides of the connection pad row.
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| JP04127280A JP3128324B2 (en) | 1992-05-20 | 1992-05-20 | Ceramic multilayer package for semiconductor |
| EP96102179A EP0714127B1 (en) | 1991-11-28 | 1992-11-27 | Semiconductor package |
| EP19920120332 EP0544329A3 (en) | 1991-11-28 | 1992-11-27 | Semiconductor package |
| DE69232912T DE69232912T2 (en) | 1991-11-28 | 1992-11-27 | Semiconductor packages |
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| US08/745,367 US5703397A (en) | 1991-11-28 | 1996-11-08 | Semiconductor package having an aluminum nitride substrate |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP04127280A JP3128324B2 (en) | 1992-05-20 | 1992-05-20 | Ceramic multilayer package for semiconductor |
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|---|---|
| JPH05326749A true JPH05326749A (en) | 1993-12-10 |
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|---|---|---|---|
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| Country | Link |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100382263C (en) * | 2004-03-05 | 2008-04-16 | 沈育浓 | Semiconductor wafer device having multilayer wiring structure and packaging method thereof |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101569792B1 (en) | 2014-06-19 | 2015-11-19 | 한국과학기술연구원 | Filter assembly for sampling for transmission electron microscope analysis and Manufacturing device thereof |
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1992
- 1992-05-20 JP JP04127280A patent/JP3128324B2/en not_active Expired - Fee Related
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|---|---|---|---|---|
| CN100382263C (en) * | 2004-03-05 | 2008-04-16 | 沈育浓 | Semiconductor wafer device having multilayer wiring structure and packaging method thereof |
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