JPH05324862A - Microcomputer - Google Patents
MicrocomputerInfo
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- JPH05324862A JPH05324862A JP4123531A JP12353192A JPH05324862A JP H05324862 A JPH05324862 A JP H05324862A JP 4123531 A JP4123531 A JP 4123531A JP 12353192 A JP12353192 A JP 12353192A JP H05324862 A JPH05324862 A JP H05324862A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は、内臓するA/D変換
器の変換レートの向上を図り、処理速度を向上させたマ
イクロコンピュータに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microcomputer in which the conversion rate of a built-in A / D converter is improved and the processing speed is improved.
【0002】[0002]
【従来の技術】近年、マイクロコンピュータは、4bi
t、8bit、16bit、32bit……と汎用性、
高性能化が図られる一方、CPU周辺のロジック回路や
周辺機能を取り込み、従来、マルチチップで構成されて
いたマイコン回路をできるだけ少ない部品で構成しよう
とするワンチップ化が図られている。2. Description of the Related Art In recent years, microcomputers have
t, 8 bits, 16 bits, 32 bits ... versatility,
While higher performance is being achieved, there is a one-chip implementation that incorporates logic circuits and peripheral functions around the CPU to configure a microcomputer circuit that was conventionally configured with multiple chips with as few components as possible.
【0003】例えば、図6に示すワンチップ化の図られ
たマイクロコンピュータ1では、CPU2、ROM3、
RAM4、I/Oポート5等に加え、タイマ/カウンタ
6、インターラプトコントローラ7、A/Dコンバータ
8、その他等々の機能を内臓した構成となっている。For example, in the one-chip microcomputer 1 shown in FIG. 6, the CPU 2, ROM 3,
In addition to the RAM 4, the I / O port 5, etc., the timer / counter 6, the interrupt controller 7, the A / D converter 8, and other functions are incorporated.
【0004】ところで、上記マイクロコンピュータ1の
A/Dコンバータ8は、図5に示すように、複数の入力
チャンネルch1 〜chn を有するマルチプレクサ回路
10とサンプル&ホールド回路11及びA/D変換器1
2とA/Dレジスタ13並びに内部データ・バス14と
接続されたA/D制御回路15とからなっており、複数
のアナログ入力信号の中からマルチプレクサ回路10に
よって選択されたアナログ入力信号は、サンプル&ホー
ルド回路11に保持され、その保持されたアナログ入力
信号は、A/D変換器12によってデジタルデータに変
換される。As shown in FIG. 5, the A / D converter 8 of the microcomputer 1 has a multiplexer circuit 10 having a plurality of input channels ch 1 to ch n , a sample & hold circuit 11 and an A / D converter. 1
2 and an A / D control circuit 15 connected to the A / D register 13 and the internal data bus 14. The analog input signal selected by the multiplexer circuit 10 from the plurality of analog input signals is sampled. The & analog circuit is held by the & hold circuit 11, and the held analog input signal is converted into digital data by the A / D converter 12.
【0005】そして、この変換されたデジタルデータ
は、A/Dレジスタ13に一旦ストアされた後、データ
・バス14を介してCPU2に読み出され、RAM4に
保存された後、次のアナログ入力のA/D変換処理が行
なわれる。また、このとき、マルチプレクサ回路10の
アナログ入力の選択からA/Dレジスタ13への変換デ
ータのストアまでの一連のA/D変換動作は、CPU2
からA/D変換命令を受けたA/D制御回路15の制御
シーケンスに従って行なわれる。The converted digital data is temporarily stored in the A / D register 13, read out by the CPU 2 via the data bus 14, stored in the RAM 4, and then stored in the next analog input. A / D conversion processing is performed. At this time, the series of A / D conversion operations from the selection of the analog input of the multiplexer circuit 10 to the storage of the conversion data in the A / D register 13 are performed by the CPU 2
Is performed in accordance with the control sequence of the A / D control circuit 15 which has received the A / D conversion instruction from.
【0006】[0006]
【発明が解決しようとする課題】しかしながら、上記マ
イクロコンピュータのA/Dコンバータでは、A/D変
換の変換レートが比較的低速になってしまうという問題
が生じる。However, the A / D converter of the above microcomputer has a problem that the conversion rate of the A / D conversion becomes relatively low.
【0007】というのは、上記A/Dコンバータは、A
/D変換器がA/D変換したデータをCPUが読み出す
際のCPUのリードタイミングと同期を取るため、A/
D変換器の変換データをA/Dレジスタに一旦ストアし
ており、このストアされたデータをCPUが読み出さず
に次のA/D変換を行なった場合、A/Dレジスタ内の
データが破壊されてしまう。このため、CPUはA/D
変換が行なわれると他の処理を中断し、先に述べたよう
に、A/Dレジスタの内容をRAM上に退避して、その
退避したデータをあらためて復帰して利用するという処
理を行なっている。The above-mentioned A / D converter is
Since the A / D converter synchronizes with the read timing of the CPU when the A / D converted data is read by the CPU,
If the conversion data of the D converter is temporarily stored in the A / D register and the stored data is not read by the CPU and the next A / D conversion is performed, the data in the A / D register is destroyed. Will end up. Therefore, the CPU is A / D
When the conversion is performed, other processing is interrupted, and as described above, the contents of the A / D register are saved in the RAM, and the saved data is restored and used again. ..
【0008】ところが、上記RAMのアクセスタイムは
低速でCPUがデータを読み出すのに比較的時間を要
し、複数のアナログ入力を高速で順次A/D変換するよ
うな場合、その処理におけるA/D変換の処理時間を十
分に満足できないばかりか、この一連の処理の為にCP
Uの実行時間の大部分が占有されてしまい、CPUに大
きな負担を強いる問題が発生する。However, the access time of the RAM is low, and it takes a relatively long time for the CPU to read data, and when a plurality of analog inputs are sequentially A / D-converted at high speed, the A / D in the processing is performed. Not only can the conversion processing time not be fully satisfied, but CP is required for this series of processing.
Most of the execution time of U is occupied, which causes a problem of imposing a heavy load on the CPU.
【0009】そこで、この発明の課題は、上記A/D変
換の変換レートがRAMのアクセスタイムによって規制
を受けないようにすることである。Therefore, an object of the present invention is to prevent the conversion rate of the A / D conversion from being restricted by the access time of the RAM.
【0010】[0010]
【課題を解決するための手段】上記の課題を解決するた
め、この発明にあっては、CPU手段と複数のアナログ
入力をA/D変換するA/D変換手段とを有し、前記A
/D変換手段は複数のアナログ入力から1つのアナログ
入力を選択し出力するマルチプレクサと、前記マルチプ
レクサのアナログ入力をA/D変換期間中保持するサン
プル&ホールド回路と、前記サンプル&ホールド回路の
保持出力をデジタルデータに変換するA/D変換器と、
そのA/D変換器の変換出力を前記CPU手段の読み出
しまで一時記憶するA/Dレジスタと、前記マルチプレ
クサに、CPU手段からのA/D変換命令に従ってアナ
ログ入力を選択させ、その選択したアナログ入力をA/
D変換器にA/D変換させるA/D制御回路とを有する
マイクロコンピュータにおいて、上記A/Dレジスタを
複数個備え、そのレジスタに、A/D変換器がA/D変
換した変換データを格納し、その格納されたデータをC
PU手段の要求に応じて読み出すようにした構成とした
のである。In order to solve the above problems, the present invention has a CPU means and an A / D conversion means for A / D converting a plurality of analog inputs.
The / D conversion means selects a multiplexer from a plurality of analog inputs and outputs it, a sample and hold circuit that holds the analog input of the multiplexer during the A / D conversion period, and a hold output of the sample and hold circuit. An A / D converter for converting the data into digital data,
An A / D register for temporarily storing the converted output of the A / D converter until the CPU means reads it, and the multiplexer for selecting an analog input in accordance with an A / D conversion instruction from the CPU means, and the selected analog input. A /
A microcomputer having an A / D control circuit for A / D converting the D converter, comprising a plurality of the A / D registers, and storing the conversion data A / D converted by the A / D converter in the register. And store the stored data in C
The configuration is such that reading is performed in response to a request from the PU means.
【0011】なお、上記複数個備えたA/Dレジスタの
個数は、A/D変換すべき変換頻度の高いアナログ入力
信号数と対応させ、少なくともその入力信号の数と同等
もしくはそれ以上の個数を準備するのが好ましい。The number of the A / D registers provided in the plurality corresponds to the number of analog input signals with high conversion frequency to be A / D converted, and at least equal to or more than the number of the input signals. It is preferable to prepare.
【0012】また、上記マイクロコンピュータは、制御
装置に用いることもできる。The microcomputer can also be used as a control device.
【0013】さらに、上記マイクロコンピュータは、自
動車のアンチロック制御装置に用いるのに適している。Further, the above microcomputer is suitable for use in an antilock control device for automobiles.
【0014】[0014]
【作用】このように構成されるマイクロコンピュータで
は、例えばマルチプレックス回路に入力する複数のアナ
ログ入力信号は、順にA/D変換がなされ、その変換さ
れたアナログ入力信号のデジタルデータは、前記アナロ
グ入力と対応させたA/Dレジスタに順次格納されて保
存された後、次のアナログ入力信号に対するA/D変換
処理が繰り返される。即ち、A/D変換は、CPUのA
/Dレジスタからのデータの読み出しと無関係に実行さ
れる。In the microcomputer configured as described above, for example, a plurality of analog input signals input to the multiplex circuit are A / D-converted in sequence, and the digital data of the converted analog input signals are the analog input signals. After being sequentially stored and saved in the A / D register corresponding to, the A / D conversion process for the next analog input signal is repeated. That is, the A / D conversion is the A of the CPU.
This is executed independently of reading data from the / D register.
【0015】また、A/Dレジスタに格納された前記デ
ータは、CPUによって直接読み出され、各種処理がな
される。Further, the data stored in the A / D register is directly read by the CPU and various processing is performed.
【0016】[0016]
【実施例】以下、この発明の実施例を図面に基づいて説
明する。その際、従来例で述べた部分については、図面
に同一番号を付して説明を省略する。Embodiments of the present invention will be described below with reference to the drawings. At that time, the parts described in the conventional example are given the same numbers in the drawings, and the description thereof will be omitted.
【0017】この実施例に係る図6に示すものと同一構
成を有するマイクロコンピュータ1は、図1に示すよう
に、A/Dコンバータ8’に、m個のRAMメモリによ
るレジスタを有するA/Dレジスタ13’(n=m)と
A/D制御回路15’とを備えている。A microcomputer 1 having the same configuration as that shown in FIG. 6 according to this embodiment, as shown in FIG. 1, has an A / D converter 8'having m RAM memory registers. The register 13 '(n = m) and the A / D control circuit 15' are provided.
【0018】上記A/Dレジスタ13’は、各レジスタ
(0〜m)にアドレスが割り付けられ、そのアドレス
は、マルチプレクサ回路10のチャンネルch1 〜ch
n のアドレスと対応させてある。また、A/Dレジスタ
13’の各レジスタ(0〜m)は、CPU2のデータバ
ス14とも接続され、各レジスタの内容はCPU2によ
って直接読み出されるようになっている。なお、本実施
例では、A/Dレジスタ13’の数mは、マルチプレク
サ回路10の入力チャンネル数と同数(n=m)とした
が、例えばA/Dレジスタ13’の数をA/D変換を行
なう頻度が高く、短い周期でA/D変換を行なう必要の
ある入力チャンネルのみに対応させ、マルチプレクサ回
路10の入力チャンネル数よりも少なく設定してもよい
(2≦m≦n)。[0018] The A / D register 13 ', the address is allocated to each register (0 to m), the address, the channel ch 1 to CH multiplexer circuit 10
It corresponds to the address of n . Each register (0 to m) of the A / D register 13 'is also connected to the data bus 14 of the CPU 2, and the content of each register is directly read by the CPU 2. In the present embodiment, the number m of the A / D registers 13 'is the same as the number of input channels of the multiplexer circuit 10 (n = m). However, for example, the number of the A / D registers 13' is A / D converted. It may be set to be smaller than the number of input channels of the multiplexer circuit 10 (2 ≦ m ≦ n) by making only the input channels that need to be subjected to A / D conversion in a short cycle frequent.
【0019】一方、A/D制御回路15’からは、マル
チプレクサ回路10とA/Dレジスタ13’とにデータ
セレクトバス16が接続され、A/D制御回路15’
は、CPU2からのA/D変換命令に基づき、上記マル
チプレクサ回路10の入力チャンネルの選択を行なうの
と同時に、選択された入力チャンネルと対応するA/D
レジスタ13’(0〜m)を選択し、その選択したA/
Dレジスタ13’(0〜m)に、順次A/D変換された
アナログ信号データを格納する。このように、このA/
Dコンバータ8’では、A/D変換が行なわれると、A
/D変換器12から出力される変換データは、順次A/
Dレジスタ13’(0〜m)へ退避され、A/Dコンバ
ータ8’は直ちに次のA/D変換の行なえるスタンバイ
状態となる。On the other hand, from the A / D control circuit 15 ', the data select bus 16 is connected to the multiplexer circuit 10 and the A / D register 13', and the A / D control circuit 15 '.
Selects an input channel of the multiplexer circuit 10 on the basis of an A / D conversion instruction from the CPU 2, and at the same time, an A / D corresponding to the selected input channel.
Select register 13 '(0 to m) and select the selected A /
The analog signal data sequentially A / D converted is stored in the D register 13 '(0 to m). Thus, this A /
In the D converter 8 ', when A / D conversion is performed, A
The conversion data output from the / D converter 12 is sequentially A /
The data is saved in the D register 13 '(0 to m), and the A / D converter 8'is immediately in a standby state ready for the next A / D conversion.
【0020】また、A/Dレジスタ13’に格納された
変換データは、CPU2から直接アクセスされ、CPU
2に読み込まれて処理がなされる。Further, the conversion data stored in the A / D register 13 'is directly accessed by the CPU 2,
2 is read and processed.
【0021】即ち、CPU2は従来のようにA/D変換
が行なわれると直ちにA/Dレジスタ13’からデータ
を読み出し、RAM4に退避させるのではなく、A/D
レジスタ13’に格納されたデータを、例えば必要に応
じてA/Dレジスタ13’から直接読み出せばよいた
め、他の処理を中断することなく高速な処理が行なえ
る。That is, the CPU 2 does not read the data from the A / D register 13 'immediately after the A / D conversion is performed and saves the data in the RAM 4 as in the conventional case, but rather the A / D conversion is performed.
Since the data stored in the register 13 'may be directly read from the A / D register 13' as needed, for example, high-speed processing can be performed without interrupting other processing.
【0022】この実施例は、以上のように構成されてお
り、次にその作用を、例えばこのマイクロコンピュータ
1を図2に示す自動車のアンチロックブレーキ制御用の
ESCコンピュータ20に用いた場合について述べる。This embodiment is constructed as described above. Next, its operation will be described, for example, when the microcomputer 1 is used in the ESC computer 20 for controlling the antilock brake of the automobile shown in FIG. ..
【0023】一般にESCコンピュータ20は、各車輪
に取り付けられた図3に示す、永久磁石21、コイル2
2及びセンサロータ23とからなるスピードセンサ24
から、図4に示すように車輪速に応じて振幅と周波数と
が変化して出力される交流電圧をA/D変換し、そのA
/D変換した前記電圧の振幅と周波数データとから、例
えば、ブレーキ作動時の車輪速度と車体速度とを算出
し、その算出した両者の差から車輪のロック状態を判別
して、その判別結果に応じてESCアクチュエータ25
をコントロールし、車輪がロック状態とならないように
ブレーキ制御を行なう。Generally, the ESC computer 20 includes a permanent magnet 21 and a coil 2 shown in FIG. 3 attached to each wheel.
2 and a sensor rotor 23, a speed sensor 24
From this, as shown in FIG. 4, the amplitude and frequency change according to the wheel speed, and the output AC voltage is A / D converted, and the A
For example, the wheel speed and the vehicle body speed at the time of braking are calculated from the amplitude / frequency data of the / D-converted voltage, and the wheel lock state is determined from the difference between the calculated values. Depending on the ESC actuator 25
To control the brakes so that the wheels are not locked.
【0024】いま、このESCコンピュータ20として
用いた本実施例のマイクロコンピュータ1のA/Dコン
バータ8’のアナログ入力(ch0 〜ch3 )に、前記
各輪のスピードセンサ24出力を接続し、処理を行なわ
せた。Now, the output of the speed sensor 24 of each wheel is connected to the analog inputs (ch 0 to ch 3 ) of the A / D converter 8'of the microcomputer 1 of this embodiment used as the ESC computer 20, I let it be processed.
【0025】ところで、上記のスピードセンサ24は、
図4で示したように、交流電圧の発生周波数が車輪速度
に応じて大幅に変化し、高速走行時には、高い周波数と
なる。このため、この交流電圧を検出しようとすると、
少なくとも前記周波数の2倍のサンプリング周波数が必
要となるが、上記マイクロコンピュータ1では、A/D
変換された前記各スピードセンサ24の変換データは、
A/Dレジスタ13’に順次格納され、格納されたと同
時に、次のA/D変換を行なうことができ、従来のよう
に、スピードセンサ24のA/D変換データを、A/D
変換が行なわれる度毎にA/DレジスタからRAM4へ
退避させなくてよいため、高速でA/D変換が行なえ、
変換レートが短縮される。この結果、スピードセンサ2
4の出力波形のA/D変換したデータを多数サンプリン
グすることができ、高速走行時のスピードセンサ24の
周波数の高い出力波形も精度良く検出することができ
る。By the way, the speed sensor 24 is
As shown in FIG. 4, the generation frequency of the AC voltage greatly changes according to the wheel speed, and becomes a high frequency during high speed traveling. Therefore, if you try to detect this AC voltage,
At least twice the sampling frequency is required, but in the above microcomputer 1, the A / D
The converted data of each speed sensor 24 converted is
The data is sequentially stored in the A / D register 13 ', and at the same time as the data is stored, the next A / D conversion can be performed.
Since it is not necessary to save the data from the A / D register to the RAM 4 every time the conversion is performed, the A / D conversion can be performed at high speed.
The conversion rate is reduced. As a result, speed sensor 2
A large number of A / D converted data of the output waveform of No. 4 can be sampled, and the high frequency output waveform of the speed sensor 24 during high speed traveling can also be detected accurately.
【0026】また、このとき、CPU2もA/D変換ご
とに変換データをA/Dレジスタ13’からRAM4へ
退避させなくて良いため、この処理に費やしていた処理
時間を必要とせず、マイクロコンピュータ1の処理スピ
ードの向上が図られる一方、その空いた処理時間を利用
して、より高度の処理も行なわせることができる。At this time, the CPU 2 does not have to save the conversion data from the A / D register 13 'to the RAM 4 for each A / D conversion, so that the processing time spent for this processing is not needed and the microcomputer While the processing speed of No. 1 is improved, it is possible to use the spare processing time to perform higher processing.
【0027】なお、実施例では、A/Dレジスタ13’
の各レジスタ(0〜m)の選択及びA/D変換データの
書き込みをA/D制御回路15’により行なわせるよう
にしたが、これ以外にも、例えばA/Dレジスタ13’
にFIFOメモリ等を用いるようにして、A/D制御回
路15’による前記各レジスタ(0〜m)のアドレスコ
ントロールを省くようにもできる。In the embodiment, the A / D register 13 '
Although the selection of each register (0 to m) and the writing of A / D conversion data are performed by the A / D control circuit 15 ', other than this, for example, the A / D register 13'
It is also possible to omit the address control of each of the registers (0 to m) by the A / D control circuit 15 'by using a FIFO memory or the like.
【0028】[0028]
【効果】この発明は、以上のように構成し、A/Dコン
バータにA/Dレジスタを複数個備えたため、A/D変
換結果をRAM上に転送、保存する必要がなく、複数の
入力信号をA/D変換し、その結果を演算・処理して制
御を行なう場合に、マイクロコンピュータに高速な制御
を行なわせることが可能である。According to the present invention, since the A / D converter has a plurality of A / D registers configured as described above, it is not necessary to transfer and store the A / D conversion result in the RAM, and a plurality of input signals can be stored. When A / D is converted to A / D and the result is calculated / processed for control, the microcomputer can be made to perform high-speed control.
【0029】特に、車輪速センサからの信号を用いるブ
レーキ制御装置において、このマイクロコンピュータを
用いると高速な制御が可能になり、より精密なブレーキ
制御が可能である。Particularly, in the brake control device using the signal from the wheel speed sensor, the use of this microcomputer enables high-speed control and more precise brake control.
【図1】実施例のマイクロコンピュータのA/D変換手
段を示すブロック図FIG. 1 is a block diagram showing an A / D conversion unit of a microcomputer according to an embodiment.
【図2】アンチロックブレーキのシステムブロック図[Fig. 2] System block diagram of anti-lock brake
【図3】スピードセンサの模式図[Fig. 3] Schematic diagram of a speed sensor
【図4】図3の作用図FIG. 4 is an operation diagram of FIG.
【図5】従来例のA/Dコンバータを示すブロック図FIG. 5 is a block diagram showing a conventional A / D converter.
【図6】マイクロコンピュータのブロック図FIG. 6 is a block diagram of a microcomputer.
1 マイクロコンピュータ 2 CPU 8 A/Dコンバータ 10 マルチプレクサ回路 11 サンプル&ホールド回路 12 A/D変換器 13、13’ A/Dレジスタ 15、15’ A/D制御回路 1 Microcomputer 2 CPU 8 A / D converter 10 Multiplexer circuit 11 Sample & hold circuit 12 A / D converter 13, 13 'A / D register 15, 15' A / D control circuit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 牧野 文雄 大阪市此花区島屋一丁目1番3号 住友電 気工業株式会社大阪製作所内 (72)発明者 一色 功雄 大阪市此花区島屋一丁目1番3号 住友電 気工業株式会社大阪製作所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Fumio Makino 1-3-3 Shimaya, Konohana-ku, Osaka City Sumitomo Electric Industries, Ltd. Osaka Factory (72) Inventor Isao Ikki 1-1-1, Shimaya, Konohana-ku, Osaka City No. 3 Sumitomo Electric Industries, Ltd. Osaka Works
Claims (3)
D変換するA/D変換手段とを有し、前記A/D変換手
段は、複数のアナログ入力から1つのアナログ入力を選
択し出力するマルチプレクサと、前記マルチプレクサの
アナログ入力をA/D変換期間中保持するサンプル&ホ
ールド回路と、前記サンプル&ホールド回路の保持出力
をデジタルデータに変換するA/D変換器と、そのA/
D変換器の変換出力を前記CPU手段の読み出しまで一
時記憶するA/Dレジスタと、前記マルチプレクサに、
CPU手段からのA/D変換命令に従ってアナログ入力
を選択させ、その選択したアナログ入力をA/D変換器
にA/D変換させるA/D制御回路とを有するマイクロ
コンピュータにおいて、 上記A/Dレジスタを複数個備え、そのレジスタに、A
/D変換器がA/D変換した変換データを格納し、その
格納されたデータをCPU手段の要求に応じて読み出す
ようにしたことを特徴とするマイクロコンピュータ。1. A / C is provided with a CPU means and a plurality of analog inputs.
A / D conversion means for D-converting, wherein the A / D conversion means selects and outputs one analog input from a plurality of analog inputs, and an analog input of the multiplexer during an A / D conversion period. A sample-and-hold circuit for holding, an A / D converter for converting the held output of the sample-and-hold circuit into digital data, and the A / D converter
The A / D register for temporarily storing the converted output of the D converter until the reading by the CPU means, and the multiplexer,
A microcomputer having an A / D control circuit for selecting an analog input according to an A / D conversion command from a CPU means and for A / D converting the selected analog input. It is equipped with a plurality of
A microcomputer characterized in that the / D converter stores the converted data which has been A / D converted, and the stored data is read out in response to a request from the CPU means.
備えた制御装置。2. A control device comprising the microcomputer according to claim 1.
備えた自動車用アンチロックブレーキ制御装置。3. An antilock brake control device for an automobile, comprising the microcomputer according to claim 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4123531A JPH05324862A (en) | 1992-05-15 | 1992-05-15 | Microcomputer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4123531A JPH05324862A (en) | 1992-05-15 | 1992-05-15 | Microcomputer |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05324862A true JPH05324862A (en) | 1993-12-10 |
Family
ID=14862922
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4123531A Pending JPH05324862A (en) | 1992-05-15 | 1992-05-15 | Microcomputer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05324862A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005278107A (en) * | 2004-03-26 | 2005-10-06 | Nec Electronics Corp | Ad converter and ad converting method |
US8046087B2 (en) | 2003-11-04 | 2011-10-25 | Hitachi, Ltd. | Electronic controller for power converter and motor drive circuit |
-
1992
- 1992-05-15 JP JP4123531A patent/JPH05324862A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8046087B2 (en) | 2003-11-04 | 2011-10-25 | Hitachi, Ltd. | Electronic controller for power converter and motor drive circuit |
US8131388B2 (en) | 2003-11-04 | 2012-03-06 | Hitachi, Ltd. | Electronic controller for power converter and motor drive circuit |
JP2005278107A (en) * | 2004-03-26 | 2005-10-06 | Nec Electronics Corp | Ad converter and ad converting method |
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