JPH05315842A - ミキサ回路 - Google Patents
ミキサ回路Info
- Publication number
- JPH05315842A JPH05315842A JP11437992A JP11437992A JPH05315842A JP H05315842 A JPH05315842 A JP H05315842A JP 11437992 A JP11437992 A JP 11437992A JP 11437992 A JP11437992 A JP 11437992A JP H05315842 A JPH05315842 A JP H05315842A
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- gate
- mixer
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Abstract
(57)【要約】
【目的】マイクロ波帯で用いるミキサ回路をＦＥＴによ
り構成する場合に、局発電力供給側のゲート電位を安定
化し、ローカル信号及び伝送信号の出力ポートへの漏れ
を抑圧しローカル信号入力ポート及び伝送信号の入力ポ
ート間のアイソレーションを良くする。 【構成】第１のＦＥＴ１のドレイン電極と第２のＦＥＴ
２のソース電極を接続し第１のＦＥＴのソース電極はグ
ランドに接地し第２のＦＥＴのドレイン電極を出力端子
とするミキサ回路において、値の等しい抵抗Ｒ１Ａ，Ｒ
１Ｂを２個直列に接続し、その両端に絶対値の等しいプ
ラスとマイナス電位ＶＤＤ，ＶＧＧをあたえその接続点
Ａよりバイアス電圧を第２のＦＥＴ Ｆ２のゲート電極
に供給する。
り構成する場合に、局発電力供給側のゲート電位を安定
化し、ローカル信号及び伝送信号の出力ポートへの漏れ
を抑圧しローカル信号入力ポート及び伝送信号の入力ポ
ート間のアイソレーションを良くする。 【構成】第１のＦＥＴ１のドレイン電極と第２のＦＥＴ
２のソース電極を接続し第１のＦＥＴのソース電極はグ
ランドに接地し第２のＦＥＴのドレイン電極を出力端子
とするミキサ回路において、値の等しい抵抗Ｒ１Ａ，Ｒ
１Ｂを２個直列に接続し、その両端に絶対値の等しいプ
ラスとマイナス電位ＶＤＤ，ＶＧＧをあたえその接続点
Ａよりバイアス電圧を第２のＦＥＴ Ｆ２のゲート電極
に供給する。
Description
【０００１】
【産業上の利用分野】本発明はミキサ回路に関し、特に
マイクロ波帯の電界効果トランジスタを使用し、バラン
スミキサの動作を行うミキサ回路に関する。
マイクロ波帯の電界効果トランジスタを使用し、バラン
スミキサの動作を行うミキサ回路に関する。
【０００２】
【従来の技術】従来、この種のミキサ回路は図３に示す
ように、ローカル信号ＬＯと伝送信号ＳＧを入力する場
合に、電界効果トランジスタ（ＦＥＴ）Ｆ２のゲート電
位ＶＧ２Ｓとして０Ｖを供給する場合にＲ１を通して与
えていた。しかしＦ２のゲートＧ２に、ローカル信号の
マイクロ波帯の大振幅を入力すると、Ｒ１に電圧降下が
生じＦ１のゲートＧ１の電圧が上昇し、安定した０Ｖ電
位を供給する事が出来ない。また、抵抗Ｒ１と直列にチ
ョークコイルＬ７を用いるとチョークコイルの周波数特
性のために広帯域にわたって特性の安定なミキサを作る
ことが出来なかった。さらに前述のシングルバランスミ
キサ（以下ＳＢＭという）において出力信号としてロー
カル信号ＬＯをキャンセルするためには、図４に示すよ
うに２個のＳＢＭに位相差１８０度のローカル信号とし
て共役関係にある位相差１８０度の２波の信号をそれぞ
れに入力し、伝送信号ＳＧ入力も同様に位相差１８０度
の２波の伝送信号を入力する。その２個のミキサ出力を
ライン１，２を有する電力合成回路を用いることによ
り、ローカル信号のリークをキャンセルしていた。また
従来のＳＢＭ回路では、図４に示すように、ローカル信
号入力と伝送信号入力間のアイソレーションが取れない
ためにローパスフィルター（Ｌ２，Ｃ２）（Ｌ４，Ｌ
５）やバンドパスフィルター（Ｌ１，Ｃ１）（Ｌ３，Ｌ
４）等の回路が必要であった。
ように、ローカル信号ＬＯと伝送信号ＳＧを入力する場
合に、電界効果トランジスタ（ＦＥＴ）Ｆ２のゲート電
位ＶＧ２Ｓとして０Ｖを供給する場合にＲ１を通して与
えていた。しかしＦ２のゲートＧ２に、ローカル信号の
マイクロ波帯の大振幅を入力すると、Ｒ１に電圧降下が
生じＦ１のゲートＧ１の電圧が上昇し、安定した０Ｖ電
位を供給する事が出来ない。また、抵抗Ｒ１と直列にチ
ョークコイルＬ７を用いるとチョークコイルの周波数特
性のために広帯域にわたって特性の安定なミキサを作る
ことが出来なかった。さらに前述のシングルバランスミ
キサ（以下ＳＢＭという）において出力信号としてロー
カル信号ＬＯをキャンセルするためには、図４に示すよ
うに２個のＳＢＭに位相差１８０度のローカル信号とし
て共役関係にある位相差１８０度の２波の信号をそれぞ
れに入力し、伝送信号ＳＧ入力も同様に位相差１８０度
の２波の伝送信号を入力する。その２個のミキサ出力を
ライン１，２を有する電力合成回路を用いることによ
り、ローカル信号のリークをキャンセルしていた。また
従来のＳＢＭ回路では、図４に示すように、ローカル信
号入力と伝送信号入力間のアイソレーションが取れない
ためにローパスフィルター（Ｌ２，Ｃ２）（Ｌ４，Ｌ
５）やバンドパスフィルター（Ｌ１，Ｃ１）（Ｌ３，Ｌ
４）等の回路が必要であった。
【０００３】
【発明が解決しようとする課題】この従来のマイクロ波
帯のＳＢＭでは、ローカル信号入力が、大振幅であるた
めバイアス用抵抗に電流が流れ電圧降下を生じて安定し
たバイアス電圧を供給する事が出来なかった。この対策
として図３のＬ７に示すように大きな値のリアクタンス
を入れる事により安定したゲート電位を得ようとする
が、半導体集積回路においては、大きなリアクタンス値
を作成するには、チップサイズが非常に大きくなり歩留
まりや価格の面からも望ましくない欠点がある。また図
４に示すように、出力信号においてローカル信号をキャ
ンセルするためには、ミキサ回路部を２個必要とし、こ
のミキサ出力に電力合成回路が必要である。さらにＳＢ
Ｍのローカル入力とシグナル入力間のアイソレーション
を確保するためにフィルター回路が必要である。これら
の電力合成する回路やフィルター回路は、キャパシタや
リアクタンスあるいは伝送ラインによるため形状が大き
くなりかつ周波数特性を持つようになると言う欠点があ
った。
帯のＳＢＭでは、ローカル信号入力が、大振幅であるた
めバイアス用抵抗に電流が流れ電圧降下を生じて安定し
たバイアス電圧を供給する事が出来なかった。この対策
として図３のＬ７に示すように大きな値のリアクタンス
を入れる事により安定したゲート電位を得ようとする
が、半導体集積回路においては、大きなリアクタンス値
を作成するには、チップサイズが非常に大きくなり歩留
まりや価格の面からも望ましくない欠点がある。また図
４に示すように、出力信号においてローカル信号をキャ
ンセルするためには、ミキサ回路部を２個必要とし、こ
のミキサ出力に電力合成回路が必要である。さらにＳＢ
Ｍのローカル入力とシグナル入力間のアイソレーション
を確保するためにフィルター回路が必要である。これら
の電力合成する回路やフィルター回路は、キャパシタや
リアクタンスあるいは伝送ラインによるため形状が大き
くなりかつ周波数特性を持つようになると言う欠点があ
った。
【０００４】
【課題を解決するための手段】本発明のミキサ回路は、
第１の電界効果トランジスタ（以下ＦＥＴという）のド
レイン電極と第２のＦＥＴのソース電極を接続し第１の
ＦＥＴのソース電極はグランドに接地し、前記第１のＦ
ＥＴのゲート電極を伝送信号入力端子とし、前記第２の
ＦＥＴのゲート電極に接続されたコンデンサの他端をロ
ーカル信号入力端子とし前記第２のＦＥＴのドレイン電
極を出力端子とするミキサ回路において、値の等しい抵
抗を２個直列に接続しその両端に絶対値の等しいプラス
とマイナス電位をあたえその共通接続点よりバイアス電
圧を前記第２のＦＥＴのゲート電極に供給する。
第１の電界効果トランジスタ（以下ＦＥＴという）のド
レイン電極と第２のＦＥＴのソース電極を接続し第１の
ＦＥＴのソース電極はグランドに接地し、前記第１のＦ
ＥＴのゲート電極を伝送信号入力端子とし、前記第２の
ＦＥＴのゲート電極に接続されたコンデンサの他端をロ
ーカル信号入力端子とし前記第２のＦＥＴのドレイン電
極を出力端子とするミキサ回路において、値の等しい抵
抗を２個直列に接続しその両端に絶対値の等しいプラス
とマイナス電位をあたえその共通接続点よりバイアス電
圧を前記第２のＦＥＴのゲート電極に供給する。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は、本発明の第１の実施例の回路図である。図
１において、第１のＦＥＴ（Ｆ１）のドレイン電極と第
２のＦＥＴ（Ｆ２）のソース電極を接続し、第１のＦＥ
Ｔのソース電極はグランドに接地，第２のＦＥＴのドレ
イン電極には負荷抵抗を接続したＦＥＴである。図１の
動作はミキサ回路のローカル信号入力側（Ｆ２）のゲー
ドバイアス回路として値の等しい抵抗Ｒ１Ａ，Ｒ１Ｂを
直列に２個接続しその両端に絶対値の等しいプラスＶＤ
ＤとマイナスＶＧＧ電位をあたえ、その共通接続点Ａよ
りＦ２のゲート電位（ＶＧ２Ｓ＝０Ｖ）を印加してい
る。この場合に接続点Ａは、ＤＣバイアス電圧＋から−
に直列接続された抵抗Ｒ１Ａ，Ｂに電流をながし強制的
に０Ｖを与えているので、Ｆ２のゲートへの振込電流が
流れても、Ｒ１に流れる電流の方が大きいので振込電流
による電位の変動は殆どなく大振幅入力の場合でもＤＣ
レベルは、安定して０Ｖを得ることが出来る。また、ロ
ーカル信号の大振幅入力時における波形歪みについても
Ｆ２への入力振幅として、プラスは最大ＶＤＤボルトか
らマイナスは最小ＶＧＧボルトまでの最大振幅が取るこ
とが出来るようになる。
る。図１は、本発明の第１の実施例の回路図である。図
１において、第１のＦＥＴ（Ｆ１）のドレイン電極と第
２のＦＥＴ（Ｆ２）のソース電極を接続し、第１のＦＥ
Ｔのソース電極はグランドに接地，第２のＦＥＴのドレ
イン電極には負荷抵抗を接続したＦＥＴである。図１の
動作はミキサ回路のローカル信号入力側（Ｆ２）のゲー
ドバイアス回路として値の等しい抵抗Ｒ１Ａ，Ｒ１Ｂを
直列に２個接続しその両端に絶対値の等しいプラスＶＤ
ＤとマイナスＶＧＧ電位をあたえ、その共通接続点Ａよ
りＦ２のゲート電位（ＶＧ２Ｓ＝０Ｖ）を印加してい
る。この場合に接続点Ａは、ＤＣバイアス電圧＋から−
に直列接続された抵抗Ｒ１Ａ，Ｂに電流をながし強制的
に０Ｖを与えているので、Ｆ２のゲートへの振込電流が
流れても、Ｒ１に流れる電流の方が大きいので振込電流
による電位の変動は殆どなく大振幅入力の場合でもＤＣ
レベルは、安定して０Ｖを得ることが出来る。また、ロ
ーカル信号の大振幅入力時における波形歪みについても
Ｆ２への入力振幅として、プラスは最大ＶＤＤボルトか
らマイナスは最小ＶＧＧボルトまでの最大振幅が取るこ
とが出来るようになる。
【０００６】次に図２は、本発明の第２の実施例の回路
図である。図２において、第１のＦＥＴ（Ｆ１）のドレ
イン電極と第２のＦＥＴ（Ｆ２）のソース電極を接続し
た第１のＦＥＴ１と第３のＦＥＴ（Ｆ３）のドレイン電
極と第４のＦＥＴ（Ｆ４）のソース電極を接続した第２
のＤＧＦＥＴ２とを構成し、第２ＦＥＴドレイン電極と
第４ＦＥＴドレイン電極を共通接続した２つの回路が鏡
像関係にあるミキサ回路である。ローカル信号ＬＯは第
２のＦＥＴ（Ｆ２）のゲートに供給し、さらに１８０度
位相の違うローカル信号−ＬＯを第４ＦＥＴ（Ｆ４）の
ゲートに入力し、伝送信号は第１のＦＥＴ（Ｆ１）のゲ
ートに供給し、さらに１８０度位相の違う伝送信号−Ｓ
Ｇを第３ＦＥＴ（Ｆ３）のゲートに入力する。ＤＭＩＸ
部１の出力点でのローカル・シグナルリークは、ＬＯ・
ＳＩＧに対するリークが出力され、ＤＭＩＸ部２の出力
点でのローカル・シグナルリークが出力される。ここで
出力点であるＤＭＩＸ１・ＤＭＩＸ２は、点Ｄで接続さ
れているため点Ｄでのローカル・シグナルリークは、ロ
ーカル・シグナルともに位相が１８０度違うためキャン
セルされる。ミキサ部１とミキサ部２のアイソレーショ
ンも入力信号がすべて１８０度の位相差があるため非常
によく変換された出力信号のみミキサから和として出力
する事が出来る。また、ローカルと伝送信号の入力信号
間もＦＥＴの各ゲート（Ｆ１，Ｆ２，Ｆ３，Ｆ４）にそ
れぞれ入力するため、入力信号間のアイソレーション特
性にもすぐれ入力側のフィルター回路は不要になる。
図である。図２において、第１のＦＥＴ（Ｆ１）のドレ
イン電極と第２のＦＥＴ（Ｆ２）のソース電極を接続し
た第１のＦＥＴ１と第３のＦＥＴ（Ｆ３）のドレイン電
極と第４のＦＥＴ（Ｆ４）のソース電極を接続した第２
のＤＧＦＥＴ２とを構成し、第２ＦＥＴドレイン電極と
第４ＦＥＴドレイン電極を共通接続した２つの回路が鏡
像関係にあるミキサ回路である。ローカル信号ＬＯは第
２のＦＥＴ（Ｆ２）のゲートに供給し、さらに１８０度
位相の違うローカル信号−ＬＯを第４ＦＥＴ（Ｆ４）の
ゲートに入力し、伝送信号は第１のＦＥＴ（Ｆ１）のゲ
ートに供給し、さらに１８０度位相の違う伝送信号−Ｓ
Ｇを第３ＦＥＴ（Ｆ３）のゲートに入力する。ＤＭＩＸ
部１の出力点でのローカル・シグナルリークは、ＬＯ・
ＳＩＧに対するリークが出力され、ＤＭＩＸ部２の出力
点でのローカル・シグナルリークが出力される。ここで
出力点であるＤＭＩＸ１・ＤＭＩＸ２は、点Ｄで接続さ
れているため点Ｄでのローカル・シグナルリークは、ロ
ーカル・シグナルともに位相が１８０度違うためキャン
セルされる。ミキサ部１とミキサ部２のアイソレーショ
ンも入力信号がすべて１８０度の位相差があるため非常
によく変換された出力信号のみミキサから和として出力
する事が出来る。また、ローカルと伝送信号の入力信号
間もＦＥＴの各ゲート（Ｆ１，Ｆ２，Ｆ３，Ｆ４）にそ
れぞれ入力するため、入力信号間のアイソレーション特
性にもすぐれ入力側のフィルター回路は不要になる。
【０００７】なお、図１，図２の実施例は共にＦＥＴを
２個又は４個組み合わせた回路を説明したが、Ｆ１，Ｆ
２およびＦ３，Ｆ４を１対としたデュアルゲートＦＥＴ
（ＤＧＦＥＴ）に対しても本発明の回路を適用できる。
２個又は４個組み合わせた回路を説明したが、Ｆ１，Ｆ
２およびＦ３，Ｆ４を１対としたデュアルゲートＦＥＴ
（ＤＧＦＥＴ）に対しても本発明の回路を適用できる。
【０００８】
【発明の効果】以上説明したように本発明は、図１のＦ
ＥＴのＦ２および図２のＦＥＴのＦ２，Ｆ４のゲートに
値の等しい抵抗を２個直列に接続し、その両端に絶対値
の等しいプラスとマイナス電位をあたえその接続点より
バイアス電圧（０Ｖ）を供給することにより、ミキサ出
力としてローカル信号リークをキャンセルする事がで
き、ローカル信号・シグナル信号間のアイソレーション
特性およびマイクロ波帯におけるミキサ特性を大幅に改
善することが出来る。また、ハイブリッドＩＣなどにも
流用出来るので、小形化の点でも大きい効果がある。
ＥＴのＦ２および図２のＦＥＴのＦ２，Ｆ４のゲートに
値の等しい抵抗を２個直列に接続し、その両端に絶対値
の等しいプラスとマイナス電位をあたえその接続点より
バイアス電圧（０Ｖ）を供給することにより、ミキサ出
力としてローカル信号リークをキャンセルする事がで
き、ローカル信号・シグナル信号間のアイソレーション
特性およびマイクロ波帯におけるミキサ特性を大幅に改
善することが出来る。また、ハイブリッドＩＣなどにも
流用出来るので、小形化の点でも大きい効果がある。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来のミキサ回路の回路図である。
【図４】従来のバランス型ミキサ回路の回路図である。
Ｆ１・Ｆ２・Ｆ３・Ｆ４ ＦＥＴ Ｄ・ＤＭＩＸ１，Ｄ・ＭＩＸ２ ドレイン電極 Ｇ１・Ｇ２・Ｇ３・Ｇ４ ゲート電極 ＶＤＤ，ＶＧＧ 直流電源 ＶＧＩＳ，ＶＧ２Ｓ ゲートソース間電圧 Ｌ０，−Ｌ０ ローカル信号（−は共役信号） ＳＧ，−ＳＧ 伝送信号（−は共役信号）
Claims (2)
- 【請求項１】 第１の電界効果トランジスタ（以下ＦＥ
Ｔという）のドレイン電極と第２のＦＥＴのソース電極
を接続し第１のＦＥＴのソース電極はグランドに接地
し、前記第１のＦＥＴのゲート電極を伝送信号入力端子
とし、前記第２のＦＥＴのゲート電極に接続されたコン
デンサの他端をローカル信号入力端子とし前記第２のＦ
ＥＴのドレイン電極を出力端子とするミキサ回路におい
て、値の等しい抵抗を２個直列に接続しその両端に絶対
値の等しいプラスとマイナス電位をあたえその共通接続
点よりバイアス電圧を前記第２のＦＥＴのゲート電極に
供給することを特徴とするミキサ回路。 - 【請求項２】 第１の電界効果トランジスタ（以下ＦＥ
Ｔという）のドレイン電極と第２のＦＥＴのソース電極
を接続し、第１のＦＥＴのソース電極はグランドに接地
し前記第１のＦＥＴのゲート電極を伝送信号入力端子と
し、前記第２のＦＥＴのゲート電極に接続されたコンデ
ンサの他端をローカル信号入力端子とし、前記第２のＦ
ＥＴのドレイン電極を出力端子とし、値の等しい抵抗を
２個直列に接続しその両端に絶対値の等しいプラスとマ
イナス電位をあたえその共通接続点よりバイアス電圧を
前記第２のＦＥＴのゲート電極に供給する回路構成のデ
ュアルゲート型の第１のミキサ回路と、この第１のミキ
サ回路と鏡像関係にあり前記第１のミキサ回路と同一の
回路構成である第２のミキサ回路とを有し、前記第２の
ＦＥＴのドレイン電極と前記第２のミキサ回路の対応す
る第４のＦＥＴのドレイン電極とを接続して出力端子と
しており、前記第１および第２のミキサ回路に供給され
るローカル信号および伝送信号が互いに１８０度位相が
異なる共役関係の信号を供給することを特徴とするミキ
サ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11437992A JPH05315842A (ja) | 1992-05-07 | 1992-05-07 | ミキサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11437992A JPH05315842A (ja) | 1992-05-07 | 1992-05-07 | ミキサ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315842A true JPH05315842A (ja) | 1993-11-26 |
Family
ID=14636213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11437992A Withdrawn JPH05315842A (ja) | 1992-05-07 | 1992-05-07 | ミキサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315842A (ja) |
-
1992
- 1992-05-07 JP JP11437992A patent/JPH05315842A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |